加速器、信息處理裝置和信息處理方法制造方法及圖紙

本發(fā)明專利技術(shù)涉及一種加速器、信息處理裝置和信息處理方法。本發(fā)明專利技術(shù)的加速器能夠與ＰＣ連接并能夠執(zhí)行程序，具備：能夠通過并行處理執(zhí)行程序的多個計(jì)算部件；控制多個計(jì)算部件各自的動作和處理能力的至少一個的Ｆ／Ｖ控制部件；根據(jù)與所執(zhí)行的程序有關(guān)的負(fù)荷信息，決定多個計(jì)算部件各自的動作和處理能力的至少一個，與該決定對應(yīng)地控制Ｆ／Ｖ控制部件的計(jì)算部件。

【技術(shù)實(shí)現(xiàn)步驟摘要】

本專利技術(shù)涉及，特別涉及能 夠與信息處理裝置連接并具有能夠通過并行處理執(zhí)行程序的多個計(jì)算 部件的加速器、與該加速器連接的信息處理裝置和信息處理方法。
技術(shù)介紹
現(xiàn)在，已知向信息處理裝置附加了具有計(jì)算功能的裝置而使該附 加的裝置分擔(dān)所執(zhí)行的處理的一部分的技術(shù)。例如，有以下這樣的技術(shù)在作為信息處理裝置的個人計(jì)算機(jī)(以下稱為PC)中安裝被稱為 加速器的具有計(jì)算功能的裝置，PC主體的中央處理裝置(以下稱為 CPU)使加速器分擔(dān)程序的處理，謀求提高處理速度。最近，例如在特開2003 - 15785號公報中，還提出了不只是單純 地謀求處理分擔(dān)或提高處理速度，還考慮到消耗功率而向主體部分附 加了加速器的信息處理裝置。根據(jù)該提出的技術(shù)，主體部分側(cè)的CPU讀入所附加的加速器的性 能信息，根據(jù)該性能信息決定并設(shè)置加速器的驅(qū)動電壓或驅(qū)動頻率， 由此能夠驅(qū)動與低消耗功率模式等對應(yīng)的加速器。但是，在上述提出的信息處理裝置的情況下，決定加速器的驅(qū)動 電壓等的是主體部分側(cè)的CPU，因此，該CPU必須執(zhí)行該決定處理， CPU會產(chǎn)生過載。另外，上述提出的信息處理裝置完全沒有考慮到加速器內(nèi)部有多 個計(jì)算部件那樣的情況。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)的一個形式的加速器是能夠與信息處理裝置連接并能夠執(zhí) 行程序的加速器，其特征在于包括能夠通過并行處理執(zhí)行上述程序的多個計(jì)算部件；控制上述多個計(jì)算部件各自的動作和處理能力的至 少一個的動作控制部件；根據(jù)與所執(zhí)行的上述程序有關(guān)的負(fù)荷信息， 決定上述多個計(jì)算部件各自的上述動作和處理能力的至少一個，與該 決定對應(yīng)地控制上述動作控制部件的控制部件。附圖說明圖l是表示本專利技術(shù)的實(shí)施例l的信息處理裝置的結(jié)構(gòu)的結(jié)構(gòu)圖。圖2是用于說明本專利技術(shù)的實(shí)施例1的加速器的結(jié)構(gòu)的框圖。圖3是表示本專利技術(shù)的實(shí)施例1的CPU的處理流程的例子的流程圖。圖4是表示本專利技術(shù)的實(shí)施例1的表示負(fù)荷信息和并行度信息的表數(shù)據(jù)(table data)的例子的圖。圖5是表示本專利技術(shù)的實(shí)施例1的CPE的處理例子的流程圖。圖6是表示本專利技術(shù)的實(shí)施例1的動作頻率的決定處理的流程例子的流程圖。圖7是表示本專利技術(shù)的實(shí)施例1的CPE的計(jì)算部件中的處理程序結(jié) 束時的處理流程的例子的流程圖。圖8是用于說明本專利技術(shù)的實(shí)施例1的CPE中的處理的圖。圖9是表示本專利技術(shù)的實(shí)施例2的加速器的結(jié)構(gòu)的框圖。圖10是表示本專利技術(shù)的實(shí)施例2的CPU的處理流程的例子的流程圖。圖11是表示本專利技術(shù)的實(shí)施例2的表示與解碼處理有關(guān)的負(fù)荷信息 和并行度信息的表數(shù)據(jù)的例子的圖。圖12是表示本專利技術(shù)的實(shí)施例2的CPE中的解碼處理的例子的流 程圖。具體實(shí)施例方式以下，參考附圖說明本專利技術(shù)的實(shí)施例。(實(shí)施例1 )首先，根據(jù)圖1，說明本專利技術(shù)的實(shí)施例1的信息處理裝置的結(jié)構(gòu)。 圖l是表示本實(shí)施例的信息處理裝置的結(jié)構(gòu)的結(jié)構(gòu)圖。信息處理裝置1構(gòu)成為包括具有PC設(shè)計(jì)構(gòu)造(architecture )的 PC2。 PC2能夠附加，即連接加速器3。 PC2是構(gòu)成為包括以下部件 的信息處理裝置，即CPU (中央處理單元)11、 MCH (Memory Controller Hub ) 12、 ICH (I/O Controller Hub ) 13、 GPU ( Graphics Processing Unit) 14、主存儲器15、作為圖l象存儲器的VRAM ( Video RAM) 16。因此，將加速器3與具有這樣的PC構(gòu)造的PC2連接而構(gòu) 成信息處理裝置1。另外，在本實(shí)施例中，作為PC構(gòu)造，表示了由 CPUll、 MCH12、 ICH13、 GPU14構(gòu)成的PC構(gòu)造的例子，但PC構(gòu) 造并不只限于這樣的結(jié)構(gòu)。特別地，MCH12負(fù)擔(dān)著CPUll與主存儲器15的連接等的功能， 是具有所謂的北橋功能的半導(dǎo)體裝置的芯片。ICH13是具有經(jīng)由PCI 總線、USB等與硬盤裝置(以下稱為HDD) 17等其他結(jié)構(gòu)要素連接 等的所謂南橋功能的半導(dǎo)體裝置的芯片。在此，ICH13對與USB2、 SATA (Serial ATA) 、 Audio、 PCI Express等規(guī)格對應(yīng)的各信號的 輸入輸出進(jìn)行控制。另外，作為圖形用處理裝置的GPU14是所謂的圖 形引擎，是進(jìn)行顯示3維圖形所必需的計(jì)算處理的半導(dǎo)體裝置的芯片。作為具有計(jì)算功能的附加裝置的加速器(以下簡稱為AC) 3與 ICH13連接，進(jìn)而是與作為自己的工作存儲器的RAM (也可以是快 閃存儲器等)4連接的芯片。將在后面說明作為外圍設(shè)備的AC3的結(jié) 構(gòu)。另外，也可以將RAM4設(shè)計(jì)在AC3的內(nèi)部。CPUll能夠執(zhí)行各種應(yīng)用程序，在各種應(yīng)用程序中，有負(fù)荷量高 的程序，也有負(fù)荷量低的程序。因此，CPUll可以委托AC3執(zhí)行負(fù) 荷量高的應(yīng)用程序，例如圖像識別應(yīng)用程序、動畫重放等的應(yīng)用程序。 具體地說，在信息處理裝置1中使用AC3執(zhí)行某應(yīng)用程序的情況下， CPUll向AC3輸出規(guī)定的指令，AC3接收該指令而執(zhí)行由CPUll指 定的程序的處理。在該情況下，例如AC3在執(zhí)行指定的處理，例如圖1象的識別處理的情況下，通過DMA讀入來自SATA等的流信號，進(jìn) 行其識別處理，通過DMA將進(jìn)行了該識別處理的結(jié)果數(shù)據(jù)轉(zhuǎn)送輸出 到GPU14等。PCI Express具有一個以上的通道(lane)數(shù)。ICH13和AC3通 過規(guī)定的通道數(shù)，例如1、 2、 4、 8等通道數(shù)的PCI Express進(jìn)行連接。 通過BIOS等設(shè)置通道數(shù)。例如通過4通道的PCI Express將ICH13 和AC3連接起來。另夕卜，也可以如在圖1中用虛線表示的那樣，將多個AC3分別與 PCI Express的各通道連接，將多個AC3與ICH13連接。其結(jié)果是可 以增加后述的處理單元(processing unit)的個數(shù)而與計(jì)算處理負(fù)荷高 的應(yīng)用程序?qū)?yīng)。進(jìn)而，在將多個AC3與ICH13連接時，各AC3和ICH13也可以 通過多個通道連接。AC3是具有能夠進(jìn)行并行處理的多核多處理構(gòu)造(multi-core multi - process architecture)的半導(dǎo)體裝置的處理器，控制各計(jì)算部 件的動作和處理能力。在本實(shí)施例中，AC3包含能夠并行處理程序的多個計(jì)算部件，AC3 在執(zhí)行該指定的處理時，自己決定多個計(jì)算部件之間的分擔(dān)，使各計(jì) 算部件執(zhí)行處理。在決定分擔(dān)時，AC3自己決定使多個計(jì)算部件的哪 個計(jì)算部件執(zhí)行該處理，向執(zhí)行該處理的計(jì)算部件供給電力，并且決定并^:置該執(zhí)行時的動作頻率。接著，說明AC3的結(jié)構(gòu)。圖2是用于說明AC3的結(jié)構(gòu)的框圖。 AC3包含控制用處理單元(以下簡稱為CPE) 21、多個，在此為4個 處理單元(以下簡稱為PE)、接口部件(以下簡稱為1/F部件)23。 設(shè)4個PE分別為PE22A、 PE22B、 PE22C、 PE22D。以下，總稱或 指1個PE時稱為PE22。進(jìn)而，AC3包含I/F部件24，能夠讀出與 AC3連接的RAM4內(nèi)的程序和數(shù)據(jù)。CPE21、各PE22、 I/F部件23、 I/F部件24相互經(jīng)由內(nèi)部總線25連接。I/F部件23是用于內(nèi)部總線 25與PC構(gòu)造的總線的接口的電路。CPE21如果接通電源，則從CPU11裝載程序和數(shù)據(jù)并存儲在RAM4中。另外，也可以將ROM設(shè)置在 AC3內(nèi)，而將該程序和數(shù)據(jù)存儲在該ROM本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種加速器，能夠與信息處理裝置連接并能夠執(zhí)行程序，該加速器的特征在于包括：　　　　能夠通過并行處理執(zhí)行上述程序的多個計(jì)算部件；　　　　控制上述多個計(jì)算部件各自的動作和處理能力的至少一個的動作控制部件；　　　　根據(jù)與所執(zhí)行的上述程序有關(guān)的負(fù)荷信息，決定上述多個計(jì)算部件各自的上述動作和處理能力的至少一個，與該決定對應(yīng)地控制上述動作控制部件的控制部件。

【技術(shù)特征摘要】
JP 2006-12-6 2006-3298681.一種加速器，能夠與信息處理裝置連接并能夠執(zhí)行程序，該加速器的特征在于包括能夠通過并行處理執(zhí)行上述程序的多個計(jì)算部件；控制上述多個計(jì)算部件各自的動作和處理能力的至少一個的動作控制部件；根據(jù)與所執(zhí)行的上述程序有關(guān)的負(fù)荷信息，決定上述多個計(jì)算部件各自的上述動作和處理能力的至少一個，與該決定對應(yīng)地控制上述動作控制部件的控制部件。2. 根據(jù)權(quán)利要求l所述的加速器，其特征在于 上述控制部件根據(jù)上述負(fù)荷信息以及與上述程序有關(guān)的并行度信息，決定上述多個計(jì)算部件各自的上述動作和處理能力的至少一個。3. 根據(jù)權(quán)利要求2所述的加速器，其特征在于 上述控制部件從上述多個計(jì)算部件中的能夠動作的計(jì)算部件中決定應(yīng)該動作的1個以上的計(jì)算部件，并且根據(jù)該應(yīng)該動作的1個以上 的計(jì)算部件的數(shù)目和上述負(fù)荷信息，決定上述多個計(jì)算部件各自的上 述處理能力。4. 根據(jù)權(quán)利要求3所述的加速器，其特征在于 上述控制部件從上述能夠動作的計(jì)算部件中將上述數(shù)目的上述計(jì)算部件選擇為上述應(yīng)該動作的l個以上的計(jì)算部件，根據(jù)用上述負(fù)荷 信息的負(fù)荷除以上述應(yīng)該動作的1個以上的計(jì)算部件的上述數(shù)目而得 到的數(shù)，決定上述應(yīng)該動作的l個以上的計(jì)算部件各自的上述處理能 力。5，根據(jù)權(quán)利要求1所述的加速器，其特征在于 用上述多個計(jì)算部件各自的動作頻率表示上述處理能力， 上述動作控制部件通過控制上述多個計(jì)算部件各自的動作頻率， 來進(jìn)行上述處理能力的控制。6.根據(jù)權(quán)利要求5所述的加速器，其特征在于上述動作頻率是通過上述除法運(yùn)算得到的數(shù)的頻率、或上述應(yīng)該 動作的1個以上的計(jì)算部件的動作可能頻率中的接近通過上述除法運(yùn) 算所得到的數(shù)的頻率。7. 根據(jù)權(quán)利要求l所述的加速器，其特征在于 上述動作控制部件通過控制向上述多個計(jì)算部件各自的電力供給，來進(jìn)行上述動作的控制。8. —種信息處理裝置，其特征在于包括 加速器；與上述加速器連接的計(jì)算機(jī)，其中 該加速器能夠執(zhí)行程序，并且包括 能夠通過并行處理執(zhí)行上述程序的多個計(jì)算部件； 控制上述多個計(jì)算部件各自的動作和處理能力的至少一個的動作 控制部件；根據(jù)與所執(zhí)行的上述程序有關(guān)的負(fù)荷信息，決定上述多個計(jì)算部 件各自的上述動作和處理能力的至少一個，與該決定對應(yīng)地控制上述 動作控制部件的控制部件。9. 根據(jù)權(quán)利要求8所述的信息處理裝置，其特征在于 上述計(jì)算機(jī)具有PC構(gòu)造。10. 根據(jù)權(quán)利要求9所述的信息處理裝置，其特征在于 上述PC構(gòu)造包含中央處理裝置、圖形用處理裝置。11. 一種能夠與信息處理裝置連接的加速器，其特征在于包括 能夠通過并行處理執(zhí)行程序的多個計(jì)算部件；能夠并行地執(zhí)行對對象數(shù)據(jù)的規(guī)定的處理的多個硬件引擎部件； 對上述多個計(jì)算部件和上述多個硬件引擎部件各自的動作和處理 能力的至少 一個進(jìn)行控制的動作控制部件；根據(jù)與所執(zhí)行的上述程序有關(guān)的負(fù)荷信息，決定上述多個計(jì)算部 件各自的上述動作和處理能力的至少一個，并且根據(jù)與上述對象數(shù)據(jù) 有關(guān)的負(fù)荷信息，決定上述多個硬件引擎部件各自的上述動作和處理 能力的至少一個，并與該決定對應(yīng)地控制上述動作控制部件的控制部件。12. 根據(jù)權(quán)利要求11所述的加速器，其特征在于上述控制部件根據(jù)與上述程序有關(guān)的負(fù)荷信息、以及與上述程序 有關(guān)的并行度信息，決定上述多個計(jì)算部件各自的上述動作和處理能 力的至少一個，并且根據(jù)與上述對象數(shù)據(jù)有關(guān)的負(fù)荷信息、以及與上 述對象數(shù)據(jù)有關(guān)的并行度信息，決定上述多個硬件引擎部件各自的上 述動作和處理能力的至少一個。13. 根據(jù)權(quán)利要求12所述的加速器，其特征在于 上述控制部件從上述多個計(jì)算部件中的能夠動作的計(jì)算部件中決定應(yīng)該動作的1個以上的計(jì)算部件，從上述多個硬件引擎部件中的能 夠動作的硬件引擎部件中決定應(yīng)該動作的1個以上的硬件引擎部件， 并且根據(jù)上述應(yīng)該動作的1個以上的計(jì)算部件的數(shù)目、上述1個以上 的硬件引擎部件的數(shù)目、上述與程序有關(guān)的負(fù)荷信息和上述與對象數(shù) 據(jù)有關(guān)的負(fù)荷信息，決定上述多個計(jì)算部件和上述多個硬件引擎部件 各自的上述處理能力。14. 根據(jù)權(quán)利要求13所述的加速器...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：安川英樹，
申請(專利權(quán))人：株式會社東芝，
類型：發(fā)明
國別省市：JP[日本]