低電壓反熔絲元件制造技術

本發明專利技術公開了一種低電壓反熔絲元件，其在基底上依序設有第一閘極介電層和第一閘極，并于第一閘極一側的基底內形成有第一離子摻雜區，其中第一閘極包括本體部與從本體部一側延伸漸縮的尖角部，且本體部和尖角部皆鄰接于第一閘極介電層上；進行操作時，利用電荷于尖角處的密度較高的原理，當寫入電壓被施加于第一閘極及第一離子摻雜區之間時，使得尖角部下方的第一閘極介電層的一部分易于擊穿，以此降低擊穿電壓，達成降低電流消耗的目的，同時可減少閘極面積，縮小元件尺寸，從而降低生產成本。

【技術實現步驟摘要】
低電壓反熔絲元件
本專利技術有關一種非揮發性存儲器，特別是關于一種利用改良閘極結構達到降低擊穿電壓的低電壓反熔絲元件。
技術介紹
在計算機信息產品發達的今天，具備有電性編寫和抹除數據功能的非揮發性存儲器，如EEPROM、flash，能在電源關掉后所儲存的數據不會消失，所以被廣泛使用于電子產品上。然而，這些只讀存儲器或高速緩存的結構相對復雜，可靠性相對較低，且制造成本高。因此，很多地方可以使用可靠性高、制造成本低的單次可程序化存儲器(onetimeprogrammablememory，簡稱OTP)，使用熔絲(fuse)或反熔絲(anti-fuse)作為元件的單次可程序化存儲器在使用上更具有彈性。傳統的熔絲主要有金屬熔絲(metalFuse)及復晶硅熔絲(PolyFuse)，寫入方式是以高能量激光或大電流燒斷熔絲的方式為主，寫入后熔絲的電阻值會上升，消耗功率較大。而反熔絲主要以電容方式在兩個導體間加入介電層，寫入時在兩端導體各加一偏壓使該介電層崩潰而擊穿，寫入后反熔絲的電阻值會下降。隨著集成電路的高速發展，元件尺寸日益縮小，近年來已發展出使用MOS元件制作反熔絲元件，其寫入方式是以閘極介電層崩潰機制為主。由于反熔絲元件基于閘極介電層的破裂以形成永久的導電路徑，其局限在于必須施加使閘極介電層崩潰的高電壓，相對也需要消耗高電流，才能達成擊穿閘極介電層的目的。另一方面，以先進的制程技術生產非揮發性存儲器，往往需要增加很多道制程，不但增加了制造的困難度，也增加了生產成本，尤其是在嵌入式(embedded)產品；故目前先進的制程技術，都是往低電壓發展。
技術實現思路
鑒于以上的問題，本專利技術的主要目的在于提供一種低電壓反熔絲元件，將閘極介電層上的閘極形成具有延伸漸縮的尖角部，進行操作時，電荷于尖角處的密度較高，以降低擊穿電壓，可大幅降低程序化反熔絲元件的電流需求。因此，為達上述目的，本專利技術提供一種低電壓反熔絲元件，包含基底、第一閘極介電層、第一閘極以及第一離子摻雜區。第一閘極介電層設置在基底上。第一閘極包含本體部及自本體部一側延伸漸縮形成的尖角部，且本體部及尖角部鄰接于第一閘極介電層上。第一離子摻雜區設置在第一閘極介電層一側的基底中。其中，當寫入電壓被施加于第一閘極及第一離子摻雜區之間時，產生一電場，此電場會集中于尖角部，使得尖角部下方的第一閘極介電層的一部分易于擊穿，以降低擊穿電壓。在本專利技術的一實施例中，基底為P型半導體基底或N型半導體基底；當基底為P型半導體基底時，則第一離子摻雜區為N型摻雜區，當基底為N型半導體基底時，則第一離子摻雜區為P型摻雜區。在本專利技術的一實施例中，還包含鄰近第一離子摻雜區的存取晶體管，存取晶體管包含第二介電層、第二閘極及第二離子摻雜區。第二介電層設置在基底上，第二閘極疊設于第二閘極介電層上，第二離子摻雜區位于第二閘極介電層遠離第一離子摻雜區的一側的基底中，且第一離子摻雜區與第二離子摻雜區摻雜同型的離子。在本專利技術的一實施例中，還包含井區，井區設置于基底內并位于第一離子摻雜區下方，且井區與第一離子摻雜區摻雜不同型的離子。由于閘極結構設計成具有尖角部，以利用電荷于尖角處的密度較高的原理，尖角處下方的第一閘極介電層將更易于擊穿，可以使用低操作電壓、低操作電流，同時可減少閘極面積，達到縮小元件尺寸的效果，從而可降低反熔絲元件的生產成本。以下通過具體實施例配合所附的圖式詳加說明，當更容易了解本專利技術的目的、
技術實現思路
、特點及其所達成的功效。附圖說明圖1為本專利技術第一實施例的低電壓反熔絲元件的平面圖。圖2為圖1沿線A-A的低電壓反熔絲元件的剖面圖。圖3為本專利技術第二實施例的低電壓反熔絲元件的平面圖。圖4為圖3沿線B-B的低電壓反熔絲元件的剖面圖。附圖標記說明：100-低電壓反熔絲元件；102-基底；104-第一閘極；105-本體部；106-尖角部；108-第一閘極介電層；110-側壁間隔物；112-第一離子摻雜區；114-通道區；116-位元線接點；118-LDD區；120-作用區域；200-低電壓反熔絲元件；202-存取晶體管；204-井區；206-第二閘極；207-側壁間隔物；208-第二閘極介電層；210-第二離子摻雜區；212-位元線接點；214-作用區域；216-LDD區；218-通道區；WL-字線；BL-位元線；Vcp-胞元屏極電壓。具體實施方式請參照圖1，其顯示本專利技術的第一實施例所提供的低電壓反熔絲元件的平面圖；同時請參照圖2，其則顯示圖1的低電壓反熔絲元件的剖面圖。本實施例中，低電壓反熔絲元件100包括基底102、第一閘極104、第一閘極介電層108、側壁間隔物110、第一離子摻雜區112、通道區114以及位元線接點116。其中，第一閘極介電層108形成于基底102上，第一閘極104疊設于第一閘極介電層108上，側壁間隔物110設于第一閘極104的兩側，第一離子摻雜區112形成于第一閘極介電層108的一側的基底102中，并可具有鄰近第一閘極介電層108的垂直邊緣的輕微摻雜(LDD)區118，且第一離子摻雜區112、LDD區118及通道區114位于作用區域120中。進一步來說，第一閘極104具有本體部105和自本體105部分一側延伸漸縮形成的尖角部106，本體部105及尖角部106形成于第一閘極介電層108上方，以接觸第一閘極介電層108。更具體地，第一閘極104的尖角部106的形狀大致上為三角形，其從本體部105的一側延伸而出，可使用與本體部105相同或不同的材料，本體部105及尖角部106形成為在基底102上的作用區域120重疊，且尖角部106的數量、尺寸并不限制，實際實施時較佳的數量為一個，并可根據預設寫入電壓與第一閘極介電層108的厚度而適當地選擇。本實施例中，基底102可為P型半導體基底或N型半導體基底；當基底102為P型半導體基底時，則第一離子摻雜區112為N型摻雜區，當基底102為N型半導體基底時，則第一離子摻雜區112為P型摻雜區。第一閘極介電層108位于第一閘極104之下，第一閘極介電層108大致上厚度均勻并且材料為相對較薄的閘極氧化物，其材料可選自氧化物層、氮化物層、氧氮化物層、金屬氧化物層或氧化物層、氮化物層、氧氮化物層、金屬氧化物層中至少兩者的組合。本實施例中，第一閘極104連接至字線WL，第一離子摻雜區112是經由位元線接點116，或用于感測來自第一閘極104的電流的其他線而連接至位元線BL，并可經摻雜而適應程序化電壓或電流。當寫入操作時，通過字線WL施加寫入電壓于第一閘極104，施加位元線電壓于第一離子摻雜區112，從而在第一閘極104和第一離子摻雜區112之間產生電場，利用尖端放電的原理，第一閘極104的尖角部106由于電荷大量集中，電場較強，使得尖角部106下方所對應的第一閘極介電層108的一部分崩潰所需的寫入電壓降低，更容易被擊穿，并能縮短寫入時間。接下來通過圖3及圖4說明本專利技術的第二實施例，低電壓反熔絲元件200可串聯存本文檔來自技高網...

【技術保護點】
1.一種低電壓反熔絲元件，其特征在于，包含：/n一基底；/n一第一閘極介電層，設置在該基底上；/n一第一閘極，包含一本體部及自該本體部一側延伸漸縮形成的一尖角部，該本體部及該尖角部鄰接于該第一閘極介電層上；以及/n一第一離子摻雜區，設置在該第一閘極介電層一側的該基底中；/n其中，當一寫入電壓被施加于該第一閘極及該第一離子摻雜區之間時，產生一電場，該電場集中于該尖角部，使得該尖角部下方的該第一閘極介電層的一部分易于擊穿。/n

【技術特征摘要】
20200204 TW 1091033721.一種低電壓反熔絲元件，其特征在于，包含：
一基底；
一第一閘極介電層，設置在該基底上；
一第一閘極，包含一本體部及自該本體部一側延伸漸縮形成的一尖角部，該本體部及該尖角部鄰接于該第一閘極介電層上；以及
一第一離子摻雜區，設置在該第一閘極介電層一側的該基底中；
其中，當一寫入電壓被施加于該第一閘極及該第一離子摻雜區之間時，產生一電場，該電場集中于該尖角部，使得該尖角部下方的該第一閘極介電層的一部分易于擊穿。


2.如權利要求1所述的低電壓反熔絲元件，其特征在于，該基底為P型半導體基底或N型半導體基底。


3.如權利要求1所述的低電壓反熔絲元件，其特征在于，該基底為P型半導體基底，該第一離子摻雜區為N型摻雜區。


4.如權利要求1所述的低電壓反熔絲元件，其特征在于，該基底為N型半導體基底，該第一離子摻雜區為P型摻雜區。


5.如權利要求1所述的低電壓反熔絲元件，其特征在于，該第一閘極連接至字線。


6.如權利要求1所述的低電壓反熔絲元件，其特征在于，該第一離子摻雜區連接至位元線。


7.如權利要求1所述的低電壓反熔絲元件，其特...

【專利技術屬性】
技術研發人員：吳政穎，黃郁婷，黃文謙，
申請(專利權)人：億而得微電子股份有限公司，
類型：發明
國別省市：中國臺灣;71