用于數(shù)字應(yīng)用和射頻應(yīng)用的半導(dǎo)體結(jié)構(gòu)制造技術(shù)

本發(fā)明專(zhuān)利技術(shù)涉及絕緣體上半導(dǎo)體多層結(jié)構(gòu)(1)，其包括：

【技術(shù)實(shí)現(xiàn)步驟摘要】
【國(guó)外來(lái)華專(zhuān)利技術(shù)】用于數(shù)字應(yīng)用和射頻應(yīng)用的半導(dǎo)體結(jié)構(gòu)


[0001]本專(zhuān)利技術(shù)涉及用于數(shù)字應(yīng)用和射頻應(yīng)用的絕緣體上半導(dǎo)體結(jié)構(gòu)。本專(zhuān)利技術(shù)還涉及一種通過(guò)將層從第一襯底(稱(chēng)為“供體襯底”)轉(zhuǎn)移至第二襯底(稱(chēng)為“受體襯底”)來(lái)制造這種結(jié)構(gòu)的工藝。

技術(shù)介紹

[0002]絕緣體上半導(dǎo)體結(jié)構(gòu)是多層結(jié)構(gòu)，其包括襯底、設(shè)置在襯底頂部的電絕緣層和設(shè)置在絕緣層頂部的半導(dǎo)體層，所述襯底通常由硅制成，所述電絕緣層通常為氧化物層，例如氧化硅層，在所述半導(dǎo)體層中實(shí)現(xiàn)所述晶體管的源極、通道和漏極，并且所述半導(dǎo)體層通常為硅層。
[0003]當(dāng)半導(dǎo)體為硅時(shí)，絕緣體上半導(dǎo)體(SeOI)結(jié)構(gòu)稱(chēng)為“絕緣體上硅”(SOI)結(jié)構(gòu)。
[0004]在現(xiàn)有的SOI結(jié)構(gòu)中，全耗盡絕緣體上硅(FD
?
SOI)結(jié)構(gòu)通常用于數(shù)字應(yīng)用。FD
?
SOI結(jié)構(gòu)的特征在于存在設(shè)置在硅襯底上的薄氧化物層和設(shè)置在氧化物層上的非常薄的半導(dǎo)體層(稱(chēng)為SOI層)。
[0005]氧化物層位于襯底和SOI層之間。于是氧化物層稱(chēng)為是“掩埋”的，并稱(chēng)為“BOX”(掩埋氧化物)。
[0006]SOI層能夠在FD
?
SOI結(jié)構(gòu)中形成導(dǎo)電通道。
[0007]由于BOX層和SOI層厚度較小且是均勻的，無(wú)需摻雜導(dǎo)電通道，因此該結(jié)構(gòu)能夠在全耗盡模式下工作。
[0008]相對(duì)于沒(méi)有BOX層的結(jié)構(gòu)，F(xiàn)D
?
SOI結(jié)構(gòu)具有改進(jìn)的靜電特性。BOX層降低了源極和漏極之間的寄生電容，并且還能夠通過(guò)結(jié)合電子流向?qū)щ娡ǖ纴?lái)顯著減少?gòu)膶?dǎo)電通道至襯底的電子泄露，從而減少電流損耗并改善結(jié)構(gòu)的性能。
[0009]FD
?
SOI結(jié)構(gòu)可以與射頻(RF)應(yīng)用兼容，但是仍然會(huì)在所述襯底中出現(xiàn)電損耗。
[0010]為了補(bǔ)償這些電損耗并改善RF性能，已知使用具有高電阻率的襯底，特別是SOI襯底，這種類(lèi)型的襯底通常稱(chēng)為“HR襯底”(高電阻率襯底)。HR襯底有利地與電荷俘獲層(即，富陷阱層)相結(jié)合。然而，這種類(lèi)型的襯底與可以通過(guò)背面柵極(反向偏壓)來(lái)控制閾值電壓的晶體管的使用不兼容。
[0011]具體地，該包含被俘獲電荷的層的存在阻礙了反向偏置(向背面施加電勢(shì)差)，此外，可以導(dǎo)致?lián)诫s劑的加速擴(kuò)散，從而由于結(jié)漏的問(wèn)題而阻止高質(zhì)量PN結(jié)的實(shí)現(xiàn)。
[0012]除了包括一個(gè)BOX層的FD
?
SOI結(jié)構(gòu)之外，還實(shí)現(xiàn)了包括兩個(gè)BOX層的FD
?
SOI結(jié)構(gòu)(稱(chēng)為“雙BOX”結(jié)構(gòu))。
[0013]在FD
?
SOI結(jié)構(gòu)包括雙柵極晶體管的情況下，雙BOX技術(shù)是有利的，所述雙柵極晶體管的柵極電極同時(shí)在導(dǎo)電通道的上方和下方形成。因此，背柵極的SOI層(稱(chēng)為背柵極SOI層)與前柵極的SOI層(稱(chēng)為前柵極SOI層)通過(guò)第一BOX層電分離，并且還與基體襯底通過(guò)第二BOX層電分離。
[0014]文獻(xiàn)US 2010/0176482描述了用于CMOS技術(shù)的這種包括兩個(gè)BOX層的FD
?
SOI結(jié)構(gòu)
的示例。
[0015]根據(jù)該文獻(xiàn)，使用經(jīng)優(yōu)化的工藝制造具有高k柵極電介質(zhì)且柵極長(zhǎng)度小至30nm的CMOS結(jié)構(gòu)，從而能夠在器件和背柵極之間獲得良好的絕緣。
[0016]現(xiàn)有的雙BOX技術(shù)用于數(shù)字應(yīng)用，但是不能同時(shí)用于射頻應(yīng)用和數(shù)字應(yīng)用。

技術(shù)實(shí)現(xiàn)思路

[0017]本專(zhuān)利技術(shù)的一個(gè)目的為提供一種能夠克服上述缺點(diǎn)的絕緣體上半導(dǎo)體結(jié)構(gòu)。本專(zhuān)利技術(shù)旨在提供能夠結(jié)合數(shù)字應(yīng)用和射頻應(yīng)用的這種結(jié)構(gòu)。
[0018]為此，本專(zhuān)利技術(shù)提供了一種絕緣體上半導(dǎo)體結(jié)構(gòu)，所述絕緣體上半導(dǎo)體結(jié)構(gòu)包括：
[0019]?
從結(jié)構(gòu)的背面到正面包括以下層的稱(chēng)為背疊層的疊層：
[0020]·
半導(dǎo)體載體襯底，其電阻率介于500Ω.cm至30kΩ.cm之間，
[0021]·
第一電絕緣層，
[0022]·
第一半導(dǎo)體層，
[0023]?
至少一個(gè)隔離溝道，所述隔離溝道延伸穿過(guò)背疊層并至少延伸至第一電絕緣層，并且使多層結(jié)構(gòu)的兩個(gè)相鄰區(qū)域電隔離，
[0024]多層結(jié)構(gòu)的主要特征在于其還包括：
[0025]?
至少一個(gè)FD
?
SOI第一區(qū)域，所述FD
?
SOI第一區(qū)域包括設(shè)置在背疊層上的稱(chēng)為前疊層的疊層，所述前疊層包括：
[0026]·
設(shè)置在第一半導(dǎo)體層上的第二電絕緣層，
[0027]·
設(shè)置在第二電絕緣層上的稱(chēng)為活性層的第二半導(dǎo)體層，
[0028]其中，第一電絕緣層的厚度大于第二電絕緣層的厚度，并且第一半導(dǎo)體層的厚度大于活性層的厚度，所述FD
?
SOI第一區(qū)域在活性層中還包括至少一個(gè)數(shù)字組件，
[0029]?
至少一個(gè)RF
?
SOI第二區(qū)域，其通過(guò)隔離溝道與FD
?
SOI區(qū)域電隔離，所述RF
?
SOI第二區(qū)域包括與第一電絕緣層垂直的至少一個(gè)射頻組件。
[0030]根據(jù)其它方面，所提出的結(jié)構(gòu)具有以下各種特征，這些特征可以單獨(dú)實(shí)施，或者以技術(shù)上可行的組合實(shí)施：
[0031]?
背疊層還包括設(shè)置在載體襯底和第一電絕緣層之間的電荷俘獲層；
[0032]?
電荷俘獲層由多晶硅或多孔硅制成；
[0033]?
射頻組件設(shè)置在第一半導(dǎo)體層中；
[0034]?
RF
?
SOI第二區(qū)域包括設(shè)置在背疊層上的前疊層，并且其中，射頻組件設(shè)置在活性層中；
[0035]?
第一半導(dǎo)體層由晶體材料制成；
[0036]?
第一半導(dǎo)體層由非晶材料制成；
[0037]?
第二半導(dǎo)體層由晶體材料制成；
[0038]?
第一電絕緣層為氧化硅層；
[0039]?
第二電絕緣層為氧化硅層；
[0040]?
第一電絕緣層的厚度介于50nm至1500nm之間；
[0041]?
第二電絕緣層的厚度介于10nm至100nm之間；
[0042]?
第一半導(dǎo)體層的厚度介于10nm至200nm之間；
[0043]?
活性層的厚度介于3nm至30nm之間。
[0044]本專(zhuān)利技術(shù)還涉及一種制造絕緣體上半導(dǎo)體多層結(jié)構(gòu)的工藝，所述工藝包括以下步驟：
[0045]?
提供第一供體襯底，
[0046]?
在所述第一供體襯底中形成弱化區(qū)域，從而限定第一半導(dǎo)體層，
[0047]?
將所述第一半導(dǎo)體層轉(zhuǎn)移至半導(dǎo)體載體襯底，第一電絕緣層位于供體襯底和載體襯底之間的界面處，從而形成包括載體襯底、第一電絕緣層和經(jīng)轉(zhuǎn)移的第一半導(dǎo)體層的背疊層，
[0048]?
提供第二供體襯底，
[0049]?
在所述第二供體襯底中形本文檔來(lái)自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】

【技術(shù)特征摘要】
【國(guó)外來(lái)華專(zhuān)利技術(shù)】1.一種絕緣體上半導(dǎo)體多層結(jié)構(gòu)(1)，其包括：
?
從結(jié)構(gòu)的背面到正面包括以下層的稱(chēng)為背疊層的疊層：半導(dǎo)體載體襯底(2)，其電阻率介于500Ω.cm至30kΩ.cm之間，第一電絕緣層(3)，第一半導(dǎo)體層(4)，
?
至少一個(gè)隔離溝道(8)，其延伸穿過(guò)背疊層并至少延伸至第一電絕緣層(3)，并且使多層結(jié)構(gòu)的兩個(gè)相鄰區(qū)域電隔離，其特征在于，所述多層結(jié)構(gòu)(1)還包括：
?
至少一個(gè)FD
?
SOI第一區(qū)域，其包括設(shè)置在背疊層上的稱(chēng)為前疊層的疊層，所述前疊層包括：設(shè)置在第一半導(dǎo)體層(4)上的第二電絕緣層(5)，設(shè)置在第二電絕緣層(5)上的稱(chēng)為活性層的第二半導(dǎo)體層(6)，其中，第一電絕緣層(3)的厚度大于第二電絕緣層(5)的厚度，并且第一半導(dǎo)體層(4)的厚度大于活性層(6)的厚度，所述FD
?
SOI第一區(qū)域在活性層(6)中還包括至少一個(gè)數(shù)字組件(9)，
?
至少一個(gè)RF
?
SOI第二區(qū)域，其通過(guò)隔離溝道(8)與FD
?
SOI區(qū)域電隔離，所述RF
?
SOI第二區(qū)域包括與第一電絕緣層(3)垂直的至少一個(gè)射頻組件(10)。2.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)(1)，其中，所述背疊層還包括設(shè)置在載體襯底(2)和第一電絕緣層(3)之間的電荷俘獲層(7)。3.根據(jù)權(quán)利要求2所述的結(jié)構(gòu)(1)，其中，所述電荷俘獲層(7)由多晶硅或多孔硅制成。4.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的結(jié)構(gòu)(1)，其中，所述射頻組件(10)設(shè)置在第一半導(dǎo)體層(4)中。5.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的結(jié)構(gòu)(1)，其中，RF
?
SOI第二區(qū)域包括設(shè)置在背疊層上的前疊層，并且其中，射頻組件(10)設(shè)置在活性層(6)中。6.根據(jù)前述權(quán)利要求中任一項(xiàng)所述的結(jié)構(gòu)(1)，其中，所述第一半導(dǎo)體層(4)由晶體材料制成。7.根據(jù)權(quán)利要求1至5中任一項(xiàng)所述的結(jié)構(gòu)(1)，其中，所述第一半導(dǎo)體層(4)由非晶材料制成。8.根據(jù)前述權(quán)利要求中任一項(xiàng)所述的結(jié)構(gòu)(1)，其中，所述第二半導(dǎo)體層(6)由晶體材料制成。9.根據(jù)前述權(quán)利要求中任一項(xiàng)所述的結(jié)構(gòu)(1)，其中，所述第一電絕緣層(3)為氧化硅層。10.根據(jù)前述權(quán)利要求中任一項(xiàng)所述的結(jié)構(gòu)(1)，其中，所述第二電絕緣層(5)為氧化硅層。11.根據(jù)前述權(quán)利要求中任一項(xiàng)所述的結(jié)構(gòu)(1)，其中，所述第一電絕緣層(3)的厚度介于50nm至1500nm之間。12.根據(jù)前述權(quán)利要求中任一項(xiàng)所述的結(jié)構(gòu)(1)，其中，所述第二電絕緣層(5)的厚度介于10nm至100nm之間。13.根據(jù)前述權(quán)利要求中任一項(xiàng)所述的結(jié)構(gòu)(1)，其中，所述第一半導(dǎo)體層(4)的厚度介
于10nm至200nm之間。14.根據(jù)前述權(quán)利要求中任一項(xiàng)所述的結(jié)構(gòu)(1)，其中，所述活性層(6)的厚度介于3nm至30nm之間。15.一種制造絕緣體上半導(dǎo)體多層結(jié)構(gòu)(1)的工藝，所述工藝包括以...

【專(zhuān)利技術(shù)屬性】
技術(shù)研發(fā)人員：Y，
申請(qǐng)(專(zhuān)利權(quán))人：SOITEC公司，
類(lèi)型：發(fā)明
國(guó)別省市：