本實(shí)用新型專利技術(shù)公開了一種用于硬件抽象層的SCA標(biāo)準(zhǔn)符合型測試裝置，主要解決測試裝置數(shù)據(jù)獲取效率低及系統(tǒng)實(shí)時性差的問題。該測試裝置包括多路基于SCA標(biāo)準(zhǔn)的接口電路，對應(yīng)每路所述接口電路且依次連接的可編程放大器、電壓基準(zhǔn)調(diào)節(jié)電路、AD轉(zhuǎn)換芯片，與所有AD轉(zhuǎn)換芯片相連的FPGA控制電路，與FPGA控制電路相連的DSP處理芯片，以及與DSP處理芯片相連的信號發(fā)射電路和信號比較電路。通過上述設(shè)計(jì)，本實(shí)用新型專利技術(shù)的測試裝置增加了信號回傳通道，獲取回波信息量增加，使得測試裝置數(shù)據(jù)獲取效率提高，系統(tǒng)實(shí)時性更好。因此，適宜推廣應(yīng)用。適宜推廣應(yīng)用。適宜推廣應(yīng)用。
【技術(shù)實(shí)現(xiàn)步驟摘要】
一種用于硬件抽象層的SCA標(biāo)準(zhǔn)符合型測試裝置
[0001]本技術(shù)涉及一種測試裝置，具體地說，是涉及一種用于硬件抽象層的SCA標(biāo)準(zhǔn)符合型測試裝置。
技術(shù)介紹
[0002]為了促進(jìn)不同單位獨(dú)立研制的無線電軟硬件模塊、平臺、整機(jī)設(shè)備之間的相互兼容性，必須依據(jù)軟件無線電通信體系結(jié)構(gòu)系列標(biāo)準(zhǔn)(SCA)，制定完備系統(tǒng)的測試方法和測試流程，在此基礎(chǔ)上研制軟件無線電符合性測試裝置，對不同廠家采用不同實(shí)現(xiàn)方式研制的無線電產(chǎn)品進(jìn)行全面、嚴(yán)格的符合性測試，以驗(yàn)證其是否符合標(biāo)準(zhǔn)規(guī)范的要求，保證裝備的順利集成、聯(lián)調(diào)聯(lián)試和作戰(zhàn)使用。
[0003]SCA標(biāo)準(zhǔn)符合型測試裝置用硬件抽象層接口組件，通過發(fā)送符合標(biāo)準(zhǔn)格式的消息，并對回傳的消息進(jìn)行接收和對比，從而判斷被測設(shè)備的設(shè)計(jì)是否符合標(biāo)準(zhǔn)。現(xiàn)有技術(shù)中由于通道回收有限，獲取回波信息量有限，不能進(jìn)行全波形探測和分析，導(dǎo)致測試裝置數(shù)據(jù)獲取效率低及系統(tǒng)實(shí)時性差的問題。
技術(shù)實(shí)現(xiàn)思路
[0004]本技術(shù)的目的在于提供一種用于硬件抽象層的SCA標(biāo)準(zhǔn)符合型測試裝置，主要解決測試裝置數(shù)據(jù)獲取效率低及系統(tǒng)實(shí)時性差的問題。
[0005]為實(shí)現(xiàn)上述目的，本技術(shù)采用的技術(shù)方案如下：
[0006]一種用于硬件抽象層的SCA標(biāo)準(zhǔn)符合型測試裝置，包括多路基于SCA標(biāo)準(zhǔn)的接口電路，對應(yīng)每路所述接口電路且依次連接的可編程放大器、電壓基準(zhǔn)調(diào)節(jié)電路、AD轉(zhuǎn)換芯片，與所有AD轉(zhuǎn)換芯片相連的FPGA控制電路，與FPGA控制電路相連的DSP處理芯片，以及與DSP處理芯片相連的信號發(fā)射電路和信號比較電路；所述接口電路包括與可編程放大器的輸入端相連的電阻R1，基極與電阻R1的另一端相連且發(fā)射極接地的三極管VT1，與三極管VT1的集電極相連的電容C1，與電容C1的另一端相連的帶通濾波器SAW、電阻R2、電感L1、L2，基極與帶通濾波器SAW另一端相連且發(fā)射極與三極管VT1的集電極相連的三極管VT1，與三極管VT2的集電極相連的電容C2，以及與電容C2另一端相連接收天線ANT；其中，電阻R2的另一端與三極管VT2的基極相連，電感L2的另一端與三極管VT2的集電極相連，電感L1的另一端接12V電壓。
[0007]進(jìn)一步地，所述FPGA控制模塊包括依次連接的讀寫模塊、FIR濾波器、FIFO存儲器及總線控制器，其中，所述讀寫模塊與AD轉(zhuǎn)換芯片相連，所述總線控制器與DSP處理芯片。
[0008]進(jìn)一步地，所述信號發(fā)射電路包括基極相連后與DSP處理芯片相連的三極管VT3、VT4，一端與三極管VT3的集電極相連且另一端連接+12V電源的電阻R3，與三極管VT3的發(fā)射極相連的電容C3，以及與電容C3的另一端相連的發(fā)射器E1；其中，三極管VT4的發(fā)射極接地，三極管VT3的發(fā)射極連接三極管VT4的集電極。
[0009]進(jìn)一步地，所述信號比較電路包括比較器COMP1，與比較器COMP1的正相輸入端相
連的電阻R4、二極管D1，正極與電阻R4的另一端相連的二極管D2，與二極管D1的負(fù)極相連的電阻R5，以及一端與電阻R5另一端相連且另一端接地的電容C4；其中，二極管D1的正極與比較器COMP1的正相輸入端相連，二極管D1、D2的負(fù)極相連且與DSP處理芯片的VCC引腳相連，電阻R4與電容C5的公共端與比較器COMP1正電源端相連。
[0010]作為優(yōu)選，所述DSP處理芯片的型號為VC5510。
[0011]與現(xiàn)有技術(shù)相比，本技術(shù)具有以下有益效果：
[0012](1)本技術(shù)通過信號反射電路向待測軟件無線電設(shè)備發(fā)送復(fù)合標(biāo)準(zhǔn)格式的待測信號，并通過多路基于SCA標(biāo)準(zhǔn)的接口電路對無線電設(shè)備返回的信號進(jìn)行接收，再利用信號比較電路對待側(cè)信號和回傳信號進(jìn)行比較，通過信號是否一致確定待測軟件無線電設(shè)備是否符合SCA標(biāo)準(zhǔn)。多路的接口電路增加了信號回傳通道，獲取回波信息量增加，使得測試裝置數(shù)據(jù)獲取效率提高，系統(tǒng)實(shí)時性更好。
[0013](2)本技術(shù)的FPGA控制電路電路采用嵌入式的系統(tǒng)結(jié)構(gòu)，能夠有效降低系統(tǒng)復(fù)雜度，方便實(shí)現(xiàn)數(shù)據(jù)傳輸和本地存儲。
附圖說明
[0014]圖1為本技術(shù)的整體結(jié)構(gòu)原理框圖。
[0015]圖2為本技術(shù)中的FPGA控制電路的原理框圖。
[0016]圖3為本技術(shù)中的接口電路的原理圖。
[0017]圖4為本技術(shù)中的信號發(fā)射電路的原理圖。
[0018]圖5為本技術(shù)中的信號比較電路的原理圖。
[0019]圖6為本技術(shù)中的電壓基準(zhǔn)調(diào)節(jié)電路的原理圖。
具體實(shí)施方式
[0020]下面結(jié)合附圖說明和實(shí)施例對本技術(shù)作進(jìn)一步說明，本技術(shù)的方式包括但不僅限于以下實(shí)施例。
[0021]實(shí)施例
[0022]如圖1～6所示，本技術(shù)公開的一種用于硬件抽象層的SCA標(biāo)準(zhǔn)符合型測試裝置，包括多路基于SCA標(biāo)準(zhǔn)的接口電路，對應(yīng)每路所述接口電路且依次連接的可編程放大器、電壓基準(zhǔn)調(diào)節(jié)電路、AD轉(zhuǎn)換芯片，與所有AD轉(zhuǎn)換芯片相連的FPGA控制電路，與FPGA控制電路相連的DSP處理芯片，以及與DSP處理芯片相連的信號發(fā)射電路和信號比較電路。在本實(shí)施例中，可編程放大器選用AD8332ARUZ，所述AD轉(zhuǎn)換芯片的型號為AD7656；所述DSP處理芯片的選用VC5510。該裝置通過信號反射電路向待測軟件無線電設(shè)備發(fā)送復(fù)合標(biāo)準(zhǔn)格式的待測信號，并通過多路基于SCA標(biāo)準(zhǔn)的接口電路對無線電設(shè)備返回的信號進(jìn)行接收，再利用信號比較電路對待側(cè)信號和回傳信號進(jìn)行比較，通過信號是否一致確定待測軟件無線電設(shè)備是否符合SCA標(biāo)準(zhǔn)。其中，可編程放大器接收FPGA的命令，調(diào)節(jié)信號的放大倍數(shù)，毎路接口電路都設(shè)置有獨(dú)立的可編程放大器。
[0023]在本實(shí)施例中，所述接口電路包括與可編程放大器的輸入端相連的電阻R1，基極與電阻R1的另一端相連且發(fā)射極接地的三極管VT1，與三極管VT1的集電極相連的電容C1，與電容C1的另一端相連的帶通濾波器SAW、電阻R2、電感L1、L2，基極與帶通濾波器SAW另一
端相連且發(fā)射極與三極管VT1的集電極相連的三極管VT1，與三極管VT2的集電極相連的電容C2，以及與電容C2另一端相連接收天線ANT；其中，電阻R2的另一端與三極管VT2的基極相連，電感L2的另一端與三極管VT2的集電極相連，電感L1的另一端接12V電壓。在本實(shí)施例中，帶通濾波器SAW的型號為NDR315，且同樣的接口電路設(shè)置有8路，這樣多路的接口電路增加了信號回傳通道，獲取回波信息量增加，使得測試裝置數(shù)據(jù)獲取效率提高，系統(tǒng)實(shí)時性更好。
[0024]在本實(shí)施例中，所述FPGA控制模塊包括依次連接的讀寫模塊、FIR濾波器、FIFO存儲器及總線控制器，其中，所述讀寫模塊與AD轉(zhuǎn)換芯片相連，所述總線控制器與DSP處理芯片。這種嵌入式的系統(tǒng)結(jié)構(gòu)，能夠有效降低系統(tǒng)復(fù)雜度，方便實(shí)現(xiàn)數(shù)據(jù)傳輸和本地存儲。
[0025]在本實(shí)施例中，如圖6所示，為本技術(shù)采用的一種電壓基準(zhǔn)調(diào)節(jié)電路的電路原理圖，其中，電阻R6空閑一端接入整個電路本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
【技術(shù)特征摘要】
1.一種用于硬件抽象層的SCA標(biāo)準(zhǔn)符合型測試裝置，其特征在于，包括多路基于SCA標(biāo)準(zhǔn)的接口電路，對應(yīng)每路所述接口電路且依次連接的可編程放大器、電壓基準(zhǔn)調(diào)節(jié)電路、AD轉(zhuǎn)換芯片，與所有AD轉(zhuǎn)換芯片相連的FPGA控制電路，與FPGA控制電路相連的DSP處理芯片，以及與DSP處理芯片相連的信號發(fā)射電路和信號比較電路；所述接口電路包括與可編程放大器的輸入端相連的電阻R1，基極與電阻R1的另一端相連且發(fā)射極接地的三極管VT1，與三極管VT1的集電極相連的電容C1，與電容C1的另一端相連的帶通濾波器SAW、電阻R2、電感L1、L2，基極與帶通濾波器SAW另一端相連且發(fā)射極與三極管VT1的集電極相連的三極管VT1，與三極管VT2的集電極相連的電容C2，以及與電容C2另一端相連接收天線ANT；其中，電阻R2的另一端與三極管VT2的基極相連，電感L2的另一端與三極管VT2的集電極相連，電感L1的另一端接12V電壓。2.根據(jù)權(quán)利要求1所述的一種用于硬件抽象層的SCA標(biāo)準(zhǔn)符合型測試裝置，其特征在于，所述FPGA控制模塊包括依次連接的讀寫模塊、FIR濾波器、FIFO存儲器及總線控制器，其中，所述讀寫模塊與AD轉(zhuǎn)換芯片相連，所述總線控制器與DSP處理芯片。3.根據(jù)權(quán)...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：羅文，
申請(專利權(quán))人：羅文，
類型：新型
國別省市：
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