一種近閾值供電電壓下數字標準單元的設計方法技術

本發明專利技術公開了一種近閾值供電電壓下數字標準單元的設計方法，屬于低功耗芯片設計技術領域。本發明專利技術首先確定最佳供電電壓；接著，在最優供電電壓下，通過仿真得到每一MOS管的溝道長度與目標函數的曲線關系，由此確定每一MOS管的最優溝道長度；然后，將最優供電電壓和每一MOS管的最優溝道長度代入對應的近閾值供電電壓下的MOS管電流模型；并基于上拉網絡與下拉網絡的導通電流相等，構建包括每一MOS管的溝道寬度和閾值電壓的方程組；最后，利用數值方法求解方程組，得到每一MOS管的最優溝道寬度。本發明專利技術可以在保證極高準確度的前提下，快速衡量數字標準單元的時序特征，顯著降低近閾值供電電壓下的數字標準單元庫開發的時間成本。本。本。

【技術實現步驟摘要】
一種近閾值供電電壓下數字標準單元的設計方法


[0001]本專利技術屬于低功耗芯片設計
，更具體地，涉及一種近閾值供電電壓下數字標準單元的設計方法。

技術介紹

[0002]近年來，隨著芯片工藝節點的快速迭代，芯片的集成度和電路的工作頻率越來越高，芯片的功率密度也急劇增加，不僅使得能量大量消耗在發熱上，而且過高的溫度也會縮短芯片的使用壽命甚至使芯片徹底無法工作。此外，隨著物聯網應用以及移動端設備性能的飛速發展，基于電池供電的電子產品對續航時間提出了越來越高的要求。因此，低功耗技術在集成電路繼續前進發展的道路上起到越來越關鍵的作用。
[0003]目前就低功耗芯片設計
而言，主要有時鐘門控技術，采用多電壓域供電，RTL級邏輯改進，算法優化等傳統方法。相比上述傳統方法，降低芯片的整體供電電壓則是一種最直接高效的節能方法，但是若直接降低供電電壓至晶體管的亞閾值電壓區，又會造成可靠性，工作頻率，延遲等性能的惡化。而有研究表明，芯片電路供電電壓在晶體管開啟電壓附近(稍高或稍低)，也就是近閾值電壓時，芯片不僅能顯著降低功耗，而且工作頻率也能得到一定的保證。因此，對工作在近閾值電壓下的芯片進行研究顯得尤為重要。
[0004]傳統的數字標準單元無法正常工作在近閾值電壓下，因而無法直接采用現有的數字標準單元庫進行近閾值電壓下的芯片設計，需要對單元的結構和尺寸進行優化，重新開發近閾值供電電壓下的數字標準單元庫。
[0005]在確定了數字標準單元結構的前提下，還需要進行尺寸設計。即使是采用相同的結構，尺寸參數上的差異也會導致單元性能之間存在巨大的差異，因此尺寸設計也至為重要。由于目前沒有完善的近閾值電壓模型，若采用傳統的設計流程，只能對每個數字單元進行尺寸掃描，再根據仿真結果并結合目標函數找出最優的尺寸參數，這不僅會消耗大量的人力與計算能力，而且設計周期也會變得相當的長(即使一個簡單單元的完整仿真也至少需要幾個月)。因此如何快速高效地設計出一套適用于近閾值供電電壓下的數字標準單元庫成了亟待解決的問題。

技術實現思路

[0006]針對現有技術的以上缺陷，本專利技術提供了一種近閾值供電電壓下數字標準單元的設計方法，不僅將數字標準單元的工藝偏差納入了模型計算，可以提高設計的可靠性，還可以解決傳統開發流程冗雜緩慢的問題，在保證極高準確度的前提下，顯著減少開發流程所耗費的時間成本。
[0007]為實現上述目的，本專利技術提供了一種近閾值供電電壓下數字標準單元的設計方法，包括以下步驟：
[0008]S1，采用若干MOS管構建標準單元電路，以供電電壓作為掃描變量，對所述標準單元電路進行掃描，得到不同供電電壓下所述標準單元電路的能耗和延時；結合關于所述能
耗和延時的目標函數，確定最佳供電電壓；
[0009]S2，在所述最優供電電壓下，通過仿真得到每一MOS管的溝道長度與所述目標函數的曲線關系，由此確定所述每一MOS管的最優溝道長度；
[0010]S3，將所述最優供電電壓和每一MOS管的最優溝道長度代入對應的近閾值供電電壓下的MOS管電流模型；并基于上拉網絡與下拉網絡的導通電流相等，構建包括所述每一MOS管的溝道寬度和閾值電壓的方程組；
[0011]S4，利用數值方法求解所述方程組，得到所述每一MOS管的最優溝道寬度。
[0012]進一步地，所述S1中，所述目標函數F＝E
m
*Delay，其中，E表示能耗，Delay表示延時，m為正數。
[0013]進一步地，所述S1中，結合關于所述能耗和延時的目標函數，確定最佳供電電壓，包括：以最小化目標函數F為目標，確定最優供電電壓。
[0014]進一步地，所述S2包括：
[0015]S21，在所述最優供電電壓下，通過仿真得到每一MOS管的溝道長度與所述目標函數的曲線關系，所述目標函數值最小時對應的溝道長度記為第一溝道長度L
o
，對應的目標函數值記為F
o
；
[0016]S22，對所述每一MOS管的第一溝道長度L
o
進行蒙特卡洛仿真，記此時MOS管導通電流的標準差為σ；
[0017]S23，對所述每一MOS管的溝道長度進行蒙特卡洛仿真，將導通電流的標準差為xσ對應的溝道長度記為第二溝道長度L
ox
，0.7≤x≤0.9；
[0018]S24，在所述每一MOS管的溝道長度為所述第二溝道長度L
ox
時，對所述標準單元電路進行DC掃描仿真，得到新的目標函數值F
ox
，若F
ox
≤yF
o
，則取L
ox
為最優溝道長度；若F
ox
>yF
o
，則對所述每一MOS的溝道長度進行DC掃描仿真，取目標函數值為yF
o
時對應的溝道長度為最優溝道長度，1.1≤y≤1.2。
[0019]進一步地，所述S4包括：對所述每一MOS管的溝道寬度取值范圍進行分段，確定每段范圍對應的閾值電壓并代入所述方程組；利用數值方法求解所述方程組，得到所述每一MOS管的最優溝道寬度。
[0020]進一步地，所述標準單元電路為二輸入與非門標準單元電路。
[0021]進一步地，所述MOS管包括NMOS管和PMOS管。
[0022]總體而言，通過本專利技術所構思的以上技術方案，能夠取得以下有益效果：
[0023]本專利技術對近閾值電壓下的MOS管導通電流進行建模，并利用仿真數據對該模型進行擬合，得到相關特征參數；利用統計學原理及對應工藝節點下的工藝特性對電流模型進一步推導得到工藝偏差影響下的電流模型；對MOS管的各個尺寸參數進行仿真分析，總結相關性，將相關性很小的尺寸參數獨立，設計目標函數得到獨立參數的最優值以減少模型中的變量個數；提出標準單元尺寸設計匹配原則，在該原則下利用導出的電流分布模型構建尺寸參數方程組；利用閾值電壓按比分段、串聯節點電壓分段線性等數學分析方法對尺寸參數方程組進行求解；與實際仿真結果相比，上述模型和方法可以在保證極高準確度的前提下，快速衡量數字標準單元的時序特征，顯著降低近閾值供電電壓下的數字標準單元庫開發的時間成本，并且綜合考慮了延時，能耗，轉換時間等多種指標，更具有應用價值。
附圖說明
[0024]圖1為本專利技術實施例提供的一種近閾值供電電壓下數字標準單元的設計方法的流程圖；
[0025]圖2為本專利技術實施例提供的二輸入與非門標準單元電路結構示意圖；
[0026]圖3為本專利技術實施例提供的二輸入與非門中上拉網絡僅有一個PMOS管導通的情況示意圖；
[0027]圖4為本專利技術實施例提供的二輸入與非門中下拉網絡兩個NMOS管都導通的情況示意圖。
具體實施方式
[0028]為了使本專利技術的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本專利技術進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本專利技術，并不本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種近閾值供電電壓下數字標準單元的設計方法，其特征在于，包括以下步驟：S1，采用若干MOS管構建標準單元電路，以供電電壓作為掃描變量，對所述標準單元電路進行掃描，得到不同供電電壓下所述標準單元電路的能耗和延時；結合關于所述能耗和延時的目標函數，確定最佳供電電壓；S2，在所述最優供電電壓下，通過仿真得到每一MOS管的溝道長度與所述目標函數的曲線關系，由此確定所述每一MOS管的最優溝道長度；S3，將所述最優供電電壓和每一MOS管的最優溝道長度代入對應的近閾值供電電壓下的MOS管電流模型；并基于上拉網絡與下拉網絡的導通電流相等，構建包括所述每一MOS管的溝道寬度和閾值電壓的方程組；S4，利用數值方法求解所述方程組，得到所述每一MOS管的最優溝道寬度。2.根據權利要求1所述的近閾值供電電壓下數字標準單元的設計方法，其特征在于，所述S1中，所述目標函數F＝E
m
*Delay，其中，E表示能耗，Delay表示延時，m為正數。3.根據權利要求2所述的近閾值供電電壓下數字標準單元的設計方法，其特征在于，所述S1中，結合關于所述能耗和延時的目標函數，確定最佳供電電壓，包括：以最小化目標函數F為目標，確定最優供電電壓。4.根據權利要求2或3所述的近閾值供電電壓下數字標準單元的設計方法，其特征在于，所述S2包括：S21，在所述最優供電電壓下，通過仿真得到每一MOS管的溝道長度與所述目標函數的曲線關系，所述目標函數值最小時對應的溝道長度記為第一溝道長度L
o
，對應的目標函數值記為F
o...

【專利技術屬性】
技術研發人員：劉政林，黎振豪，于潤澤，鄧茜，
申請(專利權)人：華中科技大學，
類型：發明
國別省市：