用于集成電路的電容結構制造技術

一種用于集成電路的電容結構，包括：　　　　一介電層，設置于一襯底上；　　　　一第一導線，嵌入于該介電層的一第一層位；　　　　一第二導線，嵌入于該介電層的一低于該第一層位的第二層位，其在該襯底上的一投影完全被該第一導線所覆蓋；以及　　　　一第三導線，嵌入于該介電層的該第二層位而以一距離與該第二導線分隔，其在該襯底上的一投影局部被該第一導線所覆蓋；　　　　其中該第二導線通過至少一第一導電插塞電連接至該第一導線，且該第二導線與該第三導線具有不同的極性，該第一、該第二、及該第三導線分別具有第一、第二、第三線寬，且該第一線寬大體為該第二及該第三線寬的總和。

【技術實現步驟摘要】

本專利技術涉及一種用于集成電路的電容結構，特別是有關于一種可改善電容不匹配(mismatch)的側向電容結構。
技術介紹
許多數字及模擬部件及電路已成功地運用于半導體集成電路。上述部件包含了無源元件，例如電阻、電容或電感等。典型的半導體集成電路包含一硅襯底。一層以上的介電層設置于襯底上，且一層以上的金屬層設置于介電層中。這些金屬層可通過現行的半導體工藝技術而形成芯片內建部件，例如芯片內建金屬-絕緣-金屬電容元件(on-chip metal-insulator-metal(MIM)capacitor)。 典型的金屬-絕緣-金屬(MIM)電容元件包括兩導電平板，其一導電平板位于另一平板上方且相互平行，以及一介電材料層，其介于兩導電平板之間。此電容結構的缺點在于其需要較大的芯片使用面積。再者，需要額外的微影及蝕刻工藝來制作上導電平板，導致制造成本的增加。 為了降低MIM電容元件所需的芯片使用面積，一種方法就是采用多個平行叉合(interdigitated)的導線作為電容電極，其間具有介電材料作為電容介電層。上述的電容結構形成多個直向(vertical)及側向MIM電容元件而使得單位面積具有較高的電容值。圖1繪示出現有用于集成電路的叉合式電容結構。電容結構包括設置于一半導體襯底100的一介電層102。一導線圖案嵌入于介電層102的一第一層位(level)，其包括多個平行且以一既定距離分隔的金屬線105。相鄰的金屬線105具有不同的極性，如標號”+”及”-”所示。另一導線圖案嵌入于介電層102的一低于第一層位的第二層位，其包括多個平行且以該既定距離分隔的金屬線103。金屬線103大體對準金屬線105，且與其所對準的金屬線105具有不同的極性，如標號”+”及”-”所示。相鄰的金屬線105或103形成側向電容，而金屬線105及對應的金屬線103擇行成直向電容。 作為電容電極的金屬線103及105通常以鑲嵌法制作之。在形成金屬線103及105或進行介電層102的平坦化期間，介電層102因受到化學機械拋光(chemical mechanical polishing，CMP)影響而引發碟化效應。如此一來，嵌于不平坦的介電層102的金屬線103及105會使MIM電容元件之間的不匹配更為嚴重，降低集成電路的效能。
技術實現思路
有鑒于此，本專利技術提供一種用于集成電路的電容結構，通過增加電容電極表面積以及機械強度，以改善電容不匹配進而改善集成電路的效能。 根據上述的目的，本專利技術提供一種用于集成電路的電容結構。此電容結構包括一介電層以及第一、第二、及第三導線。介電層設置于一襯底上。第一導線嵌入于介電層的一第一層位。第二及第三導線嵌入于介電層的一低于第一層位的第二層位，且以一距離分隔兩導線。第二導線在襯底上的一投影完全被第一導線所覆蓋，而第三導線在襯底上的一投影局部被第一導線所覆蓋。第二導線通過至少一導電插塞電連接至第一導線，且第二導線與第三導線具有不同的極性，該第一、該第二、及該第三導線分別具有第一、第二、第三線寬，且該第一線寬大體為該第二及該第三線寬的總和。 又根據上述的目的，本專利技術提供一種用于集成電路的電容結構。此電容結構包括一介電層以及第一及第二導線圖案。介電層設置于一襯底上。第一導線圖案嵌入于介電層的一第一層位，包括多個平行且以一第一距離分隔的第一導線，且相鄰的第一導線具有不同的極性。第二導線圖案嵌入于介電層的一低于第一層位的第二層位，包括多個平行且以第一距離分隔的第二導線。第二導線圖案沿一方向相對第一導線圖案位移一第二距離，且第一導線通過至少一導電插塞電連接至沿該方向相對位移第二距離的第二導線。 在上述電容結構中，由于使用相對位移的導線圖案以及提供導線之間支撐的導電插塞，故可改善電容元件之間的不匹配。再者，使用導電插塞電連接位于不同層位的導線，可增加電容電極的表面積，以進一步改善電容元件之間的不匹配而提升集成電路的效能。附圖說明圖1繪示出現有用于集成電路的叉合式電容結構； 圖2A繪示出根據本專利技術實施例的兩并列的電容結構單元剖面示意圖；圖2B繪示出由圖2A電容結構單元所構成的多重電容結構剖面示意圖；圖3A繪示出根據本專利技術一實施例的兩堆疊的電容結構單元剖面示意圖；圖3B繪示出由圖3A堆疊的電容結構單元所構成的多重電容結構剖面示意圖；圖4A繪示出根據本專利技術另一實施例的兩堆疊的電容結構單元剖面示意圖；圖4B繪示出由圖4A堆疊的電容結構單元所構成的多重電容結構剖面示意圖；圖5A繪示出根據本專利技術另一實施例的兩堆疊的電容結構單元剖面示意圖；圖5B繪示出由圖5A堆疊的電容結構單元所構成的多重電容結構剖面示意圖。 附圖標記說明現有100～襯底；102～介電層；103、105～金屬線。 本專利技術10、20、30、40～導線圖案；200～襯底；202、204、206、208～介電層；203、205、211、211’、219、219’～導線；203a、211a’、219a～第一導線部；203b、211b’、219b～第二導線部；207、213、213’、217、217’～導電插塞；C1、C2、C3～電容；d1、d2～既定距離；W、W1、W2～線寬。具體實施方式本專利技術涉及一種改良的電容結構，適用于不同的集成電路設計，例如混合信號電路、射頻電路、及模擬電路。以下配合圖2A及2B說明本專利技術實施例的用于集成電路的電容結構，其中圖2A繪示出根據本專利技術實施例的兩并列(side by side)的電容結構單元剖面示意圖，而圖2B繪示出由圖2A電容結構單元所構成的多重電容結構剖面示意圖。請參照圖2A，電容結構單元包括一介電層以及嵌入其中的導線203及205。介電層可為設置于一襯底200上的金屬層間介電(intermetal dielectric，IMD)層。襯底200可為一硅襯底或其它半導體襯底，其可包括不同的元件，諸如晶體管、電阻或其它所常用的半導體元件。為了簡化圖式，此處僅繪示出一平整襯底。介電層可為單一層或多層結構。在本實施例中，介電層包括介電層202及位于其上方的介電層204。再者，介電層202及204可由相同或不同的材料所構成，例如可由氧化硅或氮化硅所構成。 導線205嵌入于介電層的一第一層位，而導線203嵌入于介電層的一低于第一層位的第二層位。舉例而言，導線205嵌入于介電層204，而導線203嵌入于介電層202。導線203包括一第一導線部203a及一第二導線部203b。在本實施例的兩并列的電容結構單元中，同一電容結構單元中的第一導線部203a以一既定距離d1(線距)與第二導線部203b分隔，且具有不同的極性，如標號”+”及”-”所示。而不同電容結構單元中的第一導線部203a側向接觸第二導線部203b，且具有相同的極性。再者，兩并列的電容結構單元中的導線205則以該既定距離d1而彼此分隔。 第一導線部203a在襯底200上的一投影完全被導線205所覆蓋，而第二導線部203b在襯底200上的一投影局部被導線205所覆蓋。再者，至少一導電插塞207設置于導線205與第一導線部203a之間，以電連接導線205與第一導線部203a。導線203及205具有大體相同的線寬W，而第一及第二導線部203a及203b則分別具有線寬W1本文檔來自技高網...

【技術保護點】

【技術特征摘要】
書所界定者為準。權利要求1.一種用于集成電路的電容結構，包括一介電層，設置于一襯底上；一第一導線，嵌入于該介電層的一第一層位；一第二導線，嵌入于該介電層的一低于該第一層位的第二層位，其在該襯底上的一投影完全被該第一導線所覆蓋；以及一第三導線，嵌入于該介電層的該第二層位而以一距離與該第二導線分隔，其在該襯底上的一投影局部被該第一導線所覆蓋；其中該第二導線通過至少一第一導電插塞電連接至該第一導線，且該第二導線與該第三導線具有不同的極性，該第一、該第二、及該第三導線分別具有第一、第二、第三線寬，且該第一線寬大體為該第二及該第三線寬的總和。2.如權利要求1所述的用于集成電路的電容結構，更包括一第四導線，嵌入于該介電層的該第一層位且以該距離與該第一導線分隔；一第五導線，嵌入于該介電層的該第二層位且側向接觸該第三導線，其在該襯底上的一投影完全被該第四導線所覆蓋；以及一第六導線，嵌入于該介電層的該第二層位而以該距離與該第五導線分隔，其在該襯底上的一投影局部被該第四導線所覆蓋；其中該第五導線通過至少一第二導電插塞電連接至該第四導線，且該第五導線與該第六導線具有不同的極性，該第四、該第五、及該第六導線分別具有第四、第五、第六線寬，且分別相同于該第一、該第二、及該第三線寬。3.如權利要求1所述的用于集成電路的電容結構，更包括一第四導線，嵌入于該介電層的一低于該第二層位的第三層位且大體對準該第一導線，其中該第四導線通過至少一第二導電插塞電連接至該第二導線；一第五導線，嵌入于該介電層的一低于該第三層位的第四層位，其在該襯底上的一投影完全被該第四導線所覆蓋；以及一第六導線，嵌入于該介電層的該第四層位而以該距離與該第五導線分隔，其在該襯底上的一投影局部被該第四導線所覆蓋；其中該第四導線通過至少一第三導電插塞電連接至該第五導線，且該第五導線與該第六導線具有不同的極性，該第二及該第三導電插塞大體對準該第一導電插塞，該第四、該第五、及該第六導線分別具有第四、第五、第六線寬，且分別相同于該第一、該第二、及該第三線寬。4.如權利要求1所述的用于集成電路的電容結構，更包括一第四導線，嵌入于該介電層的一低于該第二層位的第三層位且大體對準該第一導線，其中該第四導線通過至少一第二導電插塞電連接至該第三導線；一第五導線，嵌入于該介電層的一低于該第三層位的第四層位，其在該襯底上的一投影完全被該第四導線所覆蓋；以及一第六導線，嵌入于該介電層的該第四層位而以該距離與該第五導線分隔，其在該襯底上的一投影局部被該第四導線所覆蓋；其中該第四導線通過至少一第三導電插塞電連接至該第五導線，且該第五導線與該第六導線具有不同的極性，該第四、該第五、及該第六導線分別具有第四、第五、第六線寬，...

【專利技術屬性】
技術研發人員：陳駿盛，曾英哲，
申請(專利權)人：威盛電子股份有限公司，
類型：發明
國別省市：