更有效的使用硅面積系藉由加入有源裝置（２５）于半導體結構（２０）的墊區（２１）下方而達成。該墊區（２１）包含上有第一金屬層（２３）之襯底（２２）。第二金屬層（２６）則位在該第一金屬層（２３）的下方。該有源裝置（２５）是在第二金屬層（２６）下方的襯底（２２）內。介電層（２４）系將該第一（２３）與第二金屬層（２６）隔開。在該介電層（２４）內之一導通孔（２７）系使該第一（２３）與第二金屬層（２６）電性連接。一導通孔（２７）系連接至該有源裝置（２５）。隨后的金屬層（４２４，４２５，４２６）系經布置成在該第一（２３）與第二金屬層（２６）之間。（*該技術在2024年保護過期，可自由使用*）
【技術實現步驟摘要】
【國外來華專利技術】
本專利技術之具體實施例系有關半導體裝置設計之領域。更特別的是，本專利技術之具體實施例系有關以墊下裝置提供晶圓區域更有效的使用。
技術介紹
半導體電路設計與制造技術的發展已成就極復雜又密集且運作于低電壓的裝置，例如閃存、集成電路、與邏輯電路以及其它裝置。由于尺度縮放(scaling)系設計復雜又密集的半導體芯片所固有，因此有效使用可用的硅面積(silicon area)而不犧牲效能或劣化物理特性成為一項重要的考量。有些芯片與晶圓之設計系加上一墊區(pad area)。該墊區通常是在集成電路與外部電路或系統之間可建立的界面處。芯片與外部電路且/或系統之間的界面可包含例如接合(bonding)、針測(probing)、與封裝用之界面。為有效建立此等界面，相對于內部電路該墊區通常是寬大的。因此，該墊區明顯占用不少芯片的硅面積。以先進的閃存為例，該墊區占用包含512千位的典型內存扇區一半以上的面積。一典型墊之尺寸約為80微米×80微米，因而覆蓋的面積為6,400平方微米。對于有數個墊的芯片，例如范例的閃存芯片有40個墊，則墊區所覆蓋的硅面積變為相當顯著。例如，范例的閃存芯片上有40個墊，各覆蓋6,400平方微米，則總共覆蓋50萬平方微米以上的硅襯底。該墊區習知系與芯片內的其它電路隔開。墊與芯片內部電路隔開系有利于針測、接合、與封裝，且使該墊區也可用來保護芯片免于靜電釋放(ESD)的潛在有害效應。與墊隔開后，芯片的電路與裝置特性則運作于芯片內的其它地方。圖1系圖標習知半導體結構10之布局。半導體裝置10的墊11與內部電路12的有源裝置(active device)是被隔開的。不過，隨著芯片尺寸與工作電壓的縮降，墊區所覆蓋的硅面積之顯著性則變得愈來愈大。該墊通常有數層金屬層，最頂端一層用于接合、針測、與封裝，下方的數個金屬層通常是用來導引墊訊號在芯片的內部電路與例如外部系統之間的進出。最底下的金屬層則直接連接于包含芯片之硅襯底。不過，在典型的墊下方之襯底內沒有有源裝置。茲揭示一種墊區下有有源裝置之半導體結構。在一具體實施例中，半導體結構系具有墊區與配置于該墊區下方的有源裝置。該有源裝置可為例如，晶體管或電路。該有源裝置可為該半導體結構數個裝置中之一個，該半導體結構也可包含一個至少部份以該墊區為界之非墊區(non-pad)與另一配置于該非墊區內的有源裝置。在一具體實施例中，該等數個裝置執行類似之功能。在一具體實施例中，該墊區包含襯底，其系帶有配置于其上方之第一金屬層且有第二金屬層配置于該第一金屬層下方。該有源裝置(active component)配置在該第二金屬層的下方。在一具體實施例中，該半導體結構也有配置于第一與第二金屬層之間的介電層與配置于該介電層內的導通孔(via)，該介電層系使該第一與第二金屬層電性連接。一導通孔則連接至該有源裝置。可將后續的金屬層配置在該第一與第二金屬層之間。一具體實施例系提供一種半導體結構用的墊區裝置，該半導體結構在金屬層下方具有配置于襯底內的有源裝置。一具體實施例系提供一種用于制造半導體結構之方法，該半導體結構包含墊區，該墊區下有有源裝置。附圖說明為本專利說明書之一部份的附圖系圖解本專利技術之具體實施例，且與實施方式一并用來說明本專利技術之原理。諸圖均不按比例圖標。圖1系圖標一習知半導體結構之上視圖。圖2系根據本專利技術之一具體實施例圖標于墊區下具有有源裝置的半導體結構之斷面圖。圖3系根據本專利技術之一具體實施例圖標于墊區下具有有源裝置的半導體結構之上視圖。圖4系根據本專利技術之一具體實施例圖標底下有有源裝置的墊區之斷面圖。圖5系根據本專利技術之一具體實施例圖標底下有兩個晶體管作為有源裝置的墊區之斷面圖。圖6系根據本專利技術之一具體實施例圖標用于制造半導體結構之方法的流程圖。圖7系根據本專利技術之一具體實施例圖標用于制造半導體結構之方法的流程圖。圖8系根據本專利技術之一具體實施例圖標用于制造墊區之方法的流程圖。圖9系根據本專利技術之一具體實施例圖標用于制造墊區之方法的流程圖。圖10系根據本專利技術之一具體實施例圖標用于制造墊區之方法的流程圖。具體實施例方式茲揭示一種墊區下有有源裝置之半導體結構。以下本專利技術的詳細說明中系提出許多供徹底了解本專利技術之特定細節。不過，顯然熟諳此藝者可實施本專利技術而不需該等特定細節或者是等效者。其它的實施例、習知方法、制程、程序、組件、以及電路等不予詳述以免模糊本專利技術之觀點。以下就方法這方面提出本專利技術具體實施例的部份詳細說明。雖然方法的特定步驟與順序系揭露于描述這些方法操作(例如方法60、80、90、與100)的各圖中(例如，圖6至圖10)，但這些步驟與順序僅為范例。本專利技術之具體實施例均適合執行多種其它的步驟或本文流程圖所描述諸步驟之變化，且順序可不同于所圖標與描述之順序。在此主要系以墊區下具有有源裝置的半導體結構說明本專利技術。此半導體結構系墊下裝置方式提供晶圓區域有效使用。在一具體實施例中，半導體結構系具有墊區與配置于該墊區下方的該半導體結構的有源裝置。藉由加入裝置于該墊區下方，本專利技術之具體實施例可改善硅面積的使用有效性。根據本專利技術具體實施例制造半導體結構除能提供經濟效益，也可改善晶圓可用的個別晶粒之產量。示范結構圖2系圖標本專利技術一具體實施例的半導體結構20之斷面圖。半導體結構20有墊區21，其系與非墊區28毗鄰。非墊區28系至少部份以墊區21為界。半導體結構20有配置于該墊區21下方的有源裝置25。有源裝置25可為例如晶體管。有源裝置25可為半導體結構20的數個組件中之一個。例如，可將另一裝置29配置于該非墊區28內。在一具體實施例中，裝置25與29執行類似的功能。該墊區21包含襯底22。襯底22具有配置于其上方的第一金屬層26。襯底22也有第二金屬層23，其配置在該第一金屬層26的上方。該有源裝置25配置在該第一金屬層26的下方。在一具體實施例中，該半導體結構20也有介電層24，其配置在第一金屬層23與第二金屬層26之間。在一具體實施例中，導通孔27配置在該介電層24內。導通孔27系使該第一金屬層23與第二金屬層26電性連接。在一具體實施例中，導通孔27系連接至該有源裝置。隨后的金屬層也可被配置在該第一金屬層23與第二金屬層26之間。在一具體實施例中，襯底22包含硅。在一具體實施例中，該介電層24系層間介電質(ILD)且可包含材料，例如正硅酸乙酯(TEOS)、類似的介電材料、或其它的介電材料。金屬層23與26(以及任一層間的金屬層)與導通孔27可包含任何導電材料，包含，但不受限于，銅、鋁、金、銀、鎢、或任何其它導電金屬、或其它的導電材料，尤其是例如復晶硅(POLY)與硅化鎢。圖3系根據本專利技術之一具體實施例圖標墊區21下具有有源裝置(例如，晶體管，電路，或其類似物，等等)的半導體結構20之上視圖。半導體裝置20的部份非墊區29系以墊區21為界。在一示范具體實施例中，半導體裝置20包含閃存。在此閃存中，該墊之尺寸可約為80微米×80微米且半導體裝置20的垂直尺寸約為3,000微米。在一示范性的具體實作中，可由半導體結構20之非墊區29切割100個個別的晶粒(例如，個別的有源裝置)且可由該墊區21下方多切3個個別的有源裝置。相較于墊區下無有源裝置的半導體結構，此具體實作可增加百分之3的有源裝置本文檔來自技高網...
【技術保護點】
一種半導體結構（２０），包含： 墊區（２１）；以及 該半導體結構（２０）的有源裝置（２５），配置在該墊區（２１）的下方。
【技術特征摘要】
【國外來華專利技術】US 2004-1-14 10/758,1481.一種半導體結構(20)，包含墊區(21)；以及該半導體結構(20)的有源裝置(25)，配置在該墊區(21)的下方。2.如權利要求1所述的半導體結構(20)，其中該有源裝置(25)包含晶體管。3.如權利要求1所述的半導體結構(20)，其中該半導體結構(20)的組件(29)執行邏輯功能。4.如權利要求1所述的半導體結構(20)，其中該半導體結構(20)的組件(29)執行存儲功能。5.如權利要求1所述的半導體結構(20)，其中該有源裝置(25)包含第一裝置，該半導體結構(20)進一步包含非墊區(28)，該非墊區至少部分地以該墊區(21)為界；以及第二裝置(29)，配置在該非墊區(28)內。6.如權利要求5所述的半導體結構(20)，其中該第一(25)與該第二裝置(29)執行類似的功能。7.如權利要求1所述的半...
【專利技術屬性】
技術研發人員：N楊，H小川，Y吳，KT常，Y孫，DG哈密爾頓，
申請(專利權)人：斯班遜有限公司，
類型：發明
國別省市：US[美國]
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