形成FinFET裝置中的柵極以及薄化該FinFET裝置的溝道區中的鰭的方法制造方法及圖紙

一種制備ＦｉｎＦＥＴ裝置（１００）的方法包括在絕緣層（１２０）上形成鰭結構（２１０）。該鰭結構（２１０）包括導電鰭。該方法還包括形成源極／漏極區（２２０／２３０）并在鰭（２１０）上形成虛擬柵極（３００）。可去除該虛擬柵極（３００），并可減小溝道區中的鰭（２１０）的寬度。該方法進一步包括沉積金屬材料（１０１０）以取代所去除的虛擬柵極（３００）。（*該技術在2024年保護過期，可自由使用*）

【技術實現步驟摘要】
【國外來華專利技術】
本專利技術涉及半導體裝置及制備半導體裝置的方法。本專利技術特別應用于雙柵極裝置(double-gate devices)。
技術介紹
對超大規模集成半導體裝置的高密度及性能的不斷需求要求諸如柵極長度的設計特征小于100納米(nm)，要求高可靠性及提高的生產率。將設計特征減小至100nm以下向傳統的方法論提出了挑戰。例如，當傳統的平面型金屬氧化物半導體場效應晶體管(MOSFETs)的柵極長度按比例減小至100nm以下時，與短溝道效應有關的問題，諸如源極及漏極間的過量漏電(excessive leakage)，變得越來越難克服。此外，遷移率降低及許多過程方面的問題也使得難以將傳統MOSFETs按比例減小以包含不斷減小的裝置特征。因此正在研發新型裝置結構以改善FET性能并容許進一步按比例減小裝置。雙柵極MOSFETs代表新的結構，該新的結構被認為是取代目前平面型MOSFETs的候選者。在雙柵極MOSFETs內，可用兩個柵極來控制短溝道效應。FinFET是近來新的雙柵極結構，其展示出良好的短溝道行為。FinFET包括形成在垂直鰭(fin)內的溝道。可用類似于傳統平面型MOSFETs的布線(layout)和過程技術來制備FinFET結構。
技術實現思路
與本專利技術相一致的實施例提供了形成FinFET裝置中的柵極以及薄化(thinning)FinFET裝置中的鰭的方法。可在溝道區中薄化鰭以減小在FinFET裝置的那個區域中的鰭的寬度。本專利技術的額外優點及其它特征將在如下的描述中部分地提及，對本領域普通技術人員在閱讀下述之后部分地會顯而易見或可從本專利技術的實踐中學習到。可尤其如隨附的權利要求所指出的那樣來實現并獲得本專利技術的優點及特征。根據本專利技術，通過形成FinFET裝置中的柵極的方法，可部分獲得前述優點及其它優點。該方法包括在絕緣體上硅(SOI)晶片上沉積第一介電層，其中該SOI晶片包括位于絕緣層上的硅層。該方法還包括在第一介電層的一部分上形成抗蝕劑掩模(resist mask)，蝕刻第一介電層和硅層未被抗蝕劑掩模所覆蓋的部分，以形成鰭和覆蓋鰭的上表面的介電蓋(dielectric cap)。該方法進一步包括在介電蓋上沉積柵極層，在柵極層上沉積第二介電層，蝕刻柵極層和第二介電層以形成柵極結構，形成鄰接柵極結構的側壁隔離物(sidewall spacers)并在柵極結構和側壁隔離物上形成第三介電層。該方法還包括平坦化(planarizing)第三介電層以暴露出第二介電層的上表面，去除柵極結構中的第二介電層和柵極層，蝕刻鰭以減小半導體裝置的溝道區中的鰭的寬度并沉積柵極材料以取代所去除的柵極層。根據本專利技術的另一方面，提出了一種制備半導體裝置的方法。該方法包括在絕緣層上形成鰭結構，其中，該鰭結構包括導電鰭(conductive fin)。該方法還包括形成源極及漏極區，在鰭結構上形成柵極并去除柵極以形成凹部區域(recessed area)。該方法進一步包括薄化半導體裝置的溝道區中的鰭的寬度并在凹部區域內沉積金屬。通過如下詳細描述，本專利技術的其它優點及特征對于本領域的技術人員將是顯而易見的。所示及所描述的實施例示意了被預期是實施本專利技術的最佳模式。可在各種明顯的方面修改本專利技術，而都不背離本專利技術。因此，附圖在本質上僅被認為是示意的，而并非限定的。附圖說明參考附圖，其中，具有同一參考數字指示的組件可表示全文中相同的組件。圖1是示意可用于根據本專利技術的實施例來形成鰭的示例性層的剖面圖。圖2A是示意根據本專利技術的示例性實施例來形成鰭的剖面圖。圖2B示意了根據本專利技術的示例性實施例的圖2A中的半導體裝置的俯視圖。圖3A是示意根據本專利技術的示例性實施例來形成柵極結構的俯視圖。圖3B是示意根據本專利技術的示例性實施例來形成圖3A中柵極的剖面圖。圖4是示意根據本專利技術的示例性實施例來形成鄰接柵極結構的側壁隔離物的剖面圖。圖5A和圖5B是示意根據本專利技術的示例性實施例在圖4的裝置上形成金屬-硅化物化合物的剖面圖。圖6是示意根據本專利技術的示例性實施例在圖5的裝置上形成介電層的剖面圖。圖7A是示意根據本專利技術的示例性實施例在圖6的裝置上平坦化介電層的剖面圖。圖7B示意了根據本專利技術的示例性實施例去除一部分虛擬柵極(dummy gate)結構的剖面圖。圖8示意了根據本專利技術的示例性實施例去除另一部分虛擬柵極結構的剖面圖。圖9是示意根據本專利技術的示例性實施例來薄化溝道區中的鰭的剖面圖。圖10A是示意根據本專利技術的示例性實施例來形成柵極的剖面圖。圖10B是示意根據本專利技術的示例性實施例的圖10A所示半導體裝置的俯視圖。圖11A-11D是示意根據本專利技術的另一個實施例來形成全方位柵極(gate-all-around)結構的剖面圖。具體實施例方式參考附圖對本專利技術作如下的詳細描述。不同附圖中相同的參考數字代表相同或相似的組件。如下的詳細描述也并非限制本專利技術。而是，本專利技術的范圍由隨附的權利要求及其等價物而限定。與本專利技術相一致的實施例提供了制備FinFET裝置的方法。在一個實施例中，可在FinFET裝置的柵極區內形成虛擬柵極。可去除該虛擬柵極且可蝕刻該鰭以減小FinFET裝置的溝道區中的鰭的寬度。接著，可沉積導電材料以形成柵極。圖1示意了根據本專利技術實施例所形成的半導體裝置100的剖面圖。參考圖1，半導體裝置100可包括絕緣體上硅(SOI)結構，該絕緣體上硅結構包括硅基片110、掩埋氧化物層(buried oxide layer)120和掩埋氧化物層120上的硅層130。可用傳統方式在基片110上形成掩埋氧化物層120和硅層130。在一個示例性的實施例中，掩埋氧化物層120可包括諸如SiO2的硅氧化物(silicon oxide)，并且可具有在約1500至約3000范圍內的厚度。硅層130可包括厚度在約200至1000范圍內的單晶硅或多晶硅。硅層130用于形成FinFET晶體管裝置的鰭，如以下更詳細描述的那樣。在與本專利技術相一致的其它實施例中，基片110和層130可包含諸如鍺的其它半導體材料或諸如硅-鍺的半導體材料組合。掩埋氧化物層120也可包括其它的介電材料。可在硅層130上形成諸如硅氮化物(silicon nitride)層或硅氧化物層的介電層140，以在后續蝕刻過程中作為保護蓋。在一個示例性的實施例中，介電層140所沉積的厚度可在約100至約250的范圍內。接著，可沉積并圖案化(patterned)光刻膠層，以形成用于后續加工的光刻膠掩模(photoresist mask)150。可用傳統的方式來沉積并圖案化光刻膠層。然后可蝕刻半導體裝置100。在一個示例性的實施例中，可用傳統的方式來蝕刻硅層130，蝕刻終止在掩埋氧化物層120，如圖2A所示。參考圖2A，介質層140和硅層130已被蝕刻以形成鰭210，該鰭210包含硅并具有介電蓋140。鰭210形成后，可鄰接鰭210的各自兩端形成源極區及漏極區。例如，在一個示例性的實施例中，可用傳統的方法沉積、圖案化并蝕刻硅層、鍺層或硅鍺組合以形成源極區及漏極區。圖2B示意了包括源極區220及漏極區230的半導體裝置100的俯視圖，該源極區220及漏極區230依照本專利技術的示例性實施例形成在掩埋氧化物層120上并鄰接鰭210。將圖2B中的俯視圖定向，本文檔來自技高網...

【技術保護點】
一種在ＦｉｎＦＥＴ裝置（１００）中形成柵極的方法，包括：　　　　在絕緣體上硅（ＳＯＩ）晶片上沉積第一介電層（１４０），所述ＳＯＩ晶片包含絕緣層（１２０）上的硅層（１３０）；　　　　在所述第一介電層（１４０）的一部分上形成抗蝕劑掩模（１５０）；　　　　蝕刻第一介電層（１４０）和硅層（１３０）未被所述抗蝕劑掩模（１５０）所覆蓋的部分，以形成鰭（２１０）和覆蓋所述鰭（２１０）的上表面的介電蓋（１４０）；　　　　在所述介電蓋（１４０）上沉積柵極層（３１０）；　　　　在所述柵極層（３１０）上沉積第二介電層（３２０）；　　　　蝕刻所述柵極層（３１０）和第二介電層（３２０）以形成柵極結構（３００）；　　　　形成鄰接所述柵極結構（３００）的側壁隔離物（４１０）；　　　　在所述ＦｉｎＦＥＴ裝置（１００）上形成第三介電層（６１０）；　　　　平坦化所述第三介電層（６１０）以暴露出所述第二介電層（３２０）的上表面；　　　　去除所述柵極結構（３００）內的第二介電層（３２０）和柵極層（３１０）；　　　　蝕刻所述鰭（２１０）以減小所述半導體裝置（１００）的溝道區中的鰭（２１０）的寬度；以及　　　　沉積柵極材料（１０１０）以取代所去除的柵極層（３１０）。...

【技術特征摘要】
【國外來華專利技術】US 2003-4-3 10/405,3421.一種在FinFET裝置(100)中形成柵極的方法，包括在絕緣體上硅(SOI)晶片上沉積第一介電層(140)，所述SOI晶片包含絕緣層(120)上的硅層(130)；在所述第一介電層(140)的一部分上形成抗蝕劑掩模(150)；蝕刻第一介電層(140)和硅層(130)未被所述抗蝕劑掩模(150)所覆蓋的部分，以形成鰭(210)和覆蓋所述鰭(210)的上表面的介電蓋(140)；在所述介電蓋(140)上沉積柵極層(310)；在所述柵極層(310)上沉積第二介電層(320)；蝕刻所述柵極層(310)和第二介電層(320)以形成柵極結構(300)；形成鄰接所述柵極結構(300)的側壁隔離物(410)；在所述FinFET裝置(100)上形成第三介電層(610)；平坦化所述第三介電層(610)以暴露出所述第二介電層(320)的上表面；去除所述柵極結構(300)內的第二介電層(320)和柵極層(310)；蝕刻所述鰭(210)以減小所述半導體裝置(100)的溝道區中的鰭(210)的寬度；以及沉積柵極材料(1010)以取代所去除的柵極層(310)。2.如權利要求1所述的方法，進一步包括平坦化柵極材料(1010)以使所述柵極材料(1010)與側壁隔離物(410)的上表面基本上平齊。3.如權利要求1所述的方法，其中，蝕刻所述鰭(210)將溝道區中的鰭(210)的寬度減小約20nm至約100nm。4.如權利要求1所述的方法，進一步包括在所述絕緣層(120)上鄰接所述鰭(210)的第一端形成源極區(220)；在所述絕緣層(120)上鄰接所述鰭(210)的第二端...

【專利技術屬性】
技術研發人員：俞斌，汪海宏，
申請(專利權)人：先進微裝置公司，
類型：發明
國別省市：US[美國]