同時制造各種尺寸的隔離結構的方法技術

本發明專利技術公開了一種同時制造各種尺寸的隔離結構的方法，淺溝渠隔離結構被同時制造以使一胞區域中的一些具有第一型圖案，而在一周邊區域中的一些具有第二型圖案。第一型圖案可有圓的邊緣或可有第一深度與寬度，而第二型圖案可有不圓的邊緣或可有不同于第一深度與寬度的第二深度與寬度。此種方法包含于部分的一胞區域以及一周邊區域的一硬罩幕層上形成一圖案化光阻層，以及去除周邊區域中暴露出的硬罩幕層同時去除胞區域中暴露出的部分硬罩幕層。然后于周邊區域中部分形成一溝渠以及去除胞區域中的硬罩幕層，再加深周邊區域中的溝渠以及于胞區域中形成一溝渠。（*該技術在2024年保護過期，可自由使用*）

【技術實現步驟摘要】

本專利技術是有關于一種半導體制造方法，且特別是有關于一種同時制造多個淺溝渠隔離結構(shallow trench isolation，STI)的方法，以至于一些被選的淺溝渠隔離結構具有第一種型態的圖案(feature)以及另一些被選的淺溝渠隔離結構具有第二種型態的圖案。
技術介紹
集成電路已經是眾所皆知。而集成電路通常用于制作一廣泛種類的電子組件如記憶芯片。現有對降低集成電路尺寸的強烈渴望，以便增加其個別零件的密度以及進一步增進集成電路的功能(functionality)。舉例來說，對降低用于制作記憶芯片的集成電路的尺寸有強烈渴望。通過由集成電路尺寸的降低，每一記憶芯片可具有更多的容量且因而更有功能。然而，起因于小型化(miniaturization)的較大的半導體零件密度本身導致一增加的電位(potential)，其附近零件間討厭的電的相互作用。舉例來說，討厭的寄生內組件電流(parasitic inter-device current)有被強調為半導體零件密度增加的傾向。這種寄生內組件電流當載子(carrier)如電子或電洞漂到一半導體基底上的鄰近主動組件間時會發生。這種載子的漂流當主動組件間的距離減少時變得更明顯。因此，在集成電路的制造中，互相隔離半導體零件是頻繁必需的，以便減輕關于這種討厭的電的相互作用的電位。一種廣泛用于隔離鄰近金氧半導體(metal oxide semiconductor，MOS)電路的技術包含硅局部氧化(local oxidation of silicon，LOCOS)，其中硅基底未被遮蔽的非主動或場區域被暴露出于一熱氧化氣氛，通過以成長嵌壁式或半嵌壁式二氧化硅(recessed or semi-recessed silicon dioxide)如場氧化物的區域。在未被遮蔽的區域上的二氧化硅通常成長得夠厚，以減低發生于利害(interest)區域上的任何寄生電容，但是不會厚到導致階梯覆蓋問題(step coverage problem)。與非主動區域的分別，被制作為主動區域的基底區域被遮住保護，以助于主動區域中主動組件的后續形成。然而，硅局部氧化隔離應用是無限制。舉例來說，一般地認知的限制是在罩幕(mask)的邊緣有氧化物生長不全(undergrowth)，其中成長的二氧化硅在罩幕的邊緣下橫向擠入以及侵入基底的主動區域中。這種現象一般稱為「鳥嘴(bird’s beak)」會對組件功效有不利的影響、降低可建立主動區域的面積以及在基底中產生應力，而不明顯提供到組件隔離。再者，當氧化物在罩幕下成長，罩幕層會被向上推而形成一不平坦的氧化缺陷。在某種程度上來說，這個從熱氧化成長氧化物而來的不平坦的氧化缺陷干(stem)可有大約兩倍在熱氧化制程中耗掉的氧化物的厚度。結果的不平坦形成會存在有如后續層一致性(conformity)與微影的問題。認清硅局部氧化隔離施行(implementation)的缺點，當代(contemporary)互補式金氧半導體(CMOS)結構在主動區域之間具有漸增使用的溝渠，特別是淺溝渠隔離結構。淺溝渠隔離結構的形成通常必須采用非等向性蝕刻制程而使用一罩幕來定義與圖案化在一基底上的一淺溝渠，然后用一絕緣材質填滿淺溝渠，之后接續一步驟，其中絕緣材質被平坦化以定義淺溝渠隔離結構。淺溝渠隔離結構可減弱或消除侵入主動區域中的氧化物的「鳥嘴」問題，因此可允許較大的操作性(operability)與較小的隔離組件間隔(spacing)。關于淺溝渠隔離結構，可能在一些情狀中會想要于一基底上的不同位置形成不同尺寸(如大小或形狀)。在一存儲元件中，例如在一周邊區域(periphery region)中的操作電壓通常高于在一胞區域(cell region)中的操作電壓。因此，假定在周邊區域中形成的淺溝渠隔離結構深于且大于在胞區域中形成的淺溝渠隔離結構是較佳的。淺溝渠隔離結構通常包括源于用來形成溝渠隔離如非等向性蝕刻法的陡峭狀側邊與角。這些陡峭的幾何導致不想要的電特性，如「邊緣傳導(edgeconduction)」其中過度的漏電發生在隔離溝渠頂部與一鄰近主動區域間的上部中。配置于接近的鄰近一隔離溝渠的一小半徑角或轉角的一主動組件可顯出例如一相當高的邊緣傳導包含討厭的寄生漏電路徑(parasitic leakagepath)。這種討厭的效應會產生，如已知主動組件的特有的I-V曲線(請參考美國專利第6074931號)的雙峰(double hump)。此外，淺溝渠隔離結構的尖角(sharp corner)也可導致在后續制程期間用介電填充料(filler)材質沉積溝渠中的困難度。舉例來說，溝渠的上開口的尖角會導致在溝渠被完全填滿之前的介電質沉積期間溝渠開口的箍斷(pinching-off)，而在溝渠裝填中留下討厭的孔洞(void)。隨著繼續往零件小型化與組件密度的趨勢，形成具有較大的寬高比(aspect ratio)的較窄的深溝渠隔離結構已經變得愈來愈值得向往。然而，孔洞的形成問題會隨溝渠隔離結構的寬高比增加而加重。舉例來說，當隔離溝渠形成有較大的寬高比時，在用二氧化硅進行隔離溝渠的裝填期間將使從二氧化硅的形成而在溝渠的山丘(mount)下開口的窄化將阻礙溝渠的適當與完全的裝填導致孔洞的形成變得愈來愈可能。一淺溝渠隔離結構的角或邊緣的圓化會導致減緩至少一些有關其尖角的前述問題。然而，雖然某些情形下想要圓化一淺溝渠隔離結構的角，但是在其余情形下可能不需要這樣做。例如，在存儲元件中胞區域中的淺溝渠隔離結構的關鍵尺寸(criticaldimension)即寬度通常小于周邊區域中的淺溝渠隔離結構的關鍵尺寸。雖然可能需要圓化存儲元件的周邊區域中的淺溝渠隔離結構的角以減緩其特有的I-V曲線中的雙峰，但是不用被實施而維持胞區域中的淺溝渠隔離結構的相當小的關鍵尺寸。在此情形中，角的圓化會迫使胞區域中的淺溝渠隔離結構的關鍵尺寸中一不能接受的縮小。再者，如前所述，要用絕緣材質適當地裝填具有這種縮小的關鍵尺寸的一淺溝渠隔離結構是相當困難的。所以，在此情形下，需要或想要保留胞區域中的淺溝渠隔離結構為不是圓角。不過，為了上述的原因存儲元件的周邊區中淺溝渠隔離結構的角仍須圓化。因此，應形成一集成電路以使其某些淺溝渠隔離結構已有圓角，而其余的淺溝渠隔離結構是不圓的角。當然，使用不同于形成沒有圓角的淺溝渠隔離結構的方法來形成有圓角的淺溝渠隔離結構將會是沒有效率、昂貴的以及有可能不利于產率(yield)。因此習知需要存在有一種同時于一基底上的相關位置中形成具有多種尺寸的淺溝渠隔離結構的方法的需求，如多變得大小與形狀。
技術實現思路
本專利技術提供一種滿足這些需求的同時制造多個淺溝渠隔離結構的方法，以使被選的一些淺溝渠隔離結構具有第一型圖案，而被選的另一些淺溝渠隔離結構具有第二型圖案。具有第一型圖案的淺溝渠隔離結構可配置于一周邊區域中，具有第二型圖案的淺溝渠隔離結構可配置于一胞區域中。第一型圖案可包括圓角以及第二型圖案可包括不圓的角。在另一實例中，第一型圖案可包括第一尺寸的深度與寬度且第二型圖案可包括不同于第一尺寸的第二尺寸的深度與寬度。本專利技術根據目的于此揭露一種形成淺溝渠隔離結構的方法，其中此方法包括提供具有一胞區域以本文檔來自技高網...

【技術保護點】
一種形成淺溝渠隔離結構的方法，其特征在于，包括：　　　　提供一基底，其具有一胞區域以及一周邊區域；　　　　于該基底上形成一硬罩幕層，以覆蓋至少部分該胞區域以及至少部分該周邊區域；　　　　于該硬罩幕層上形成一圖案化光阻層，該圖案化光阻層暴露出該胞區域中的部分該硬罩幕層以及暴露出該周邊區域中的部分該硬罩幕層；　　　　施行一第一蝕刻制程，以去除該周邊區域中被該圖案化光阻層暴露出的所有該硬罩幕層以及去除該胞區域中被該圖案化光阻層暴露出的部分該硬罩幕層；　　　　施行一第二蝕刻制程，以于該周邊區域中部分形成一溝渠以及去除該胞區域中的該硬罩幕層；　　　　施行一第三蝕刻制程，以加深形成于該周邊區域中的該溝渠以及于該胞區域中形成一溝渠；以及　　　　以一絕緣材質填滿該周邊區域中的該溝渠以及填滿該胞區域中的該溝渠。

【技術特征摘要】
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【專利技術屬性】
技術研發人員：余旭升，
申請(專利權)人：旺宏電子股份有限公司，
類型：發明
國別省市：71[中國|臺灣]