形成多層低介電常數雙鑲嵌連線的制程制造技術

一種形成多層低介電常數雙鑲嵌連線的制程，包括沉積具有第一低介電常數的第一介電層于基底上，蝕刻第一介電層，以形成許多雙鑲嵌通孔穿過第一介電層到達基底，于每個雙鑲嵌通孔內形成被阻隔層包覆的銅導體塞，回蝕刻第一介電層，以形成許多溝渠介于許多雙鑲嵌通孔之間，以及旋涂具有小于第一低介電常數的第二低介電常數的第二介電層于許多溝渠內。（*該技術在2022年保護過期，可自由使用*）

【技術實現步驟摘要】

本專利技術是有關一種雙鑲嵌(dual damascene)制程及結構，特別是關于一種形成多層低介電常數銅雙鑲嵌連線(multi-layer low-k dielectric Cudual damascene Interconnect)的制程。
技術介紹
由于積體電路(IC)的制程發展進步快速，IC中的元件為達到高密度化，元件的尺寸不斷地縮小，因為IC元件的高密度化和尺寸的縮小，需要更先進的導線結構和傳輸性能更佳的新材料，因此以銅作為導體的材料來取代原有的鋁導線。由于IC元件的高密度，使得制程工作的難度提高，于是一種雙鑲嵌制程及結構發展出來，因為雙鑲嵌的制程提供制程單純化的優點，因而降低制程工作的難度。一般而言，雙鑲嵌的制程具有單純化的優點，可以減少制程的步驟，而以銅作為導體的材料能夠有效的降低導線的電阻。但是在極高密度的IC中，銅制程雙鑲嵌連線仍然因為層間介電層(Inter-Layer Dielectric；ILD)的高等效介電常數，而導致高的電阻-電容(RC)延遲，因而造成IC的動作速度延遲的結果，因此需要降低介電層的介電常數，以解決IC的速度延遲的問題。使用低介電常數的材料作為層間介電層可以降低雙鑲嵌連線的有效介電常數。例如Zhao等人在美國專利第6,100,184號中，沉積二低介電常數介電層及一蝕刻停止(etch-stop)介電層在該二低介電常數介電層之間，然后再蝕刻該二低介電常數介電層，以形成雙鑲嵌通孔(via hole)及填充銅導體塞。不過，此法的介電常數的降低受到限制。原因之一是該二低介電常數介電層之間的蝕刻停止介電層的介電常數較高，因而增加總介電常數。另一原因是更低介電常數的材料無法適用此制程。Kitch在美國專利第6,143,641號中，提出另一種雙鑲嵌制程，在一介電層中完成銅雙鑲嵌后，除去該介電層，另行填入低介電常數的介電層。此法雖然可能更進一步降低有效的介電常數，卻使得制程更加復雜，而且，同樣地，更低介電常數的材料無法適用此制程。在低介電常數材料中，氧化物玻璃(例如FSG)的介電常數約為3.5，化學氣相沉積氧化物(例如SiOC)的介電常數在2.5-3之間，而旋涂(spin-on)低介電常數介電質最低，其介電常數低于2.5。傳統的雙鑲嵌制程使用介電常數介于2.5-3之間的材料，對于降低有效的介電常數已經達到極限，必須改用更低介電常數的材料才能進一步降低總介電常數。不幸地，旋涂低介電常數介電質雖然具有低于2.5的介電常數，卻不易實施大面積、均勻且厚層的沉積，因此不適于目前已知的雙鑲嵌制程。旋涂低介電常數介電質在制程上較難控制，適合填補溝渠，如果用來取代傳統雙鑲嵌制程中的介電層，將使得優良率降低。換言之，傳統技藝尚不能好好地利用旋涂低介電常數介電層來降低雙鑲嵌連線的有效介電常數。因此，一種改良的制程，可以利用旋涂低介電常數介電層來降低雙鑲嵌連線的有效介電常數，乃為所冀。
技術實現思路
本專利技術的主要目的是提出一種形成多層低介電常數雙鑲嵌連線的制程，達到降低雙鑲嵌連線的有效介電常數及減少IC的速度延遲的目的。本專利技術的目的是這樣實現的一種形成多層低介電常數雙鑲嵌連線的制程，其特征是它包括下列步驟(1)沉積具有第一低介電常數的第一介電層于一基底上；(2)蝕刻該第一介電層，以形成許多雙鑲嵌通孔穿過該第一介電層，到達該基的一表面；(3)形成第一阻隔層被覆該第一介電層及該基底的該表面；(4)于每一該雙鑲嵌通孔內形成一銅導體塞；(5)形成第二阻隔層覆蓋該銅導體塞，使得該第一及第二阻隔層封閉該銅導體塞(6)回蝕刻該第一介電層，以形成許多溝渠介于該許多雙鑲嵌通孔之間；(7)旋涂具有小于該第一低介電常數的第二低介電常數的第二介電層于該許多溝渠內。該形成銅導體塞的步驟包括下列步驟沉積一銅導體層填充于該許多雙鑲嵌通孔內；以及回蝕刻該銅導體層，使得該銅導體層僅余留在該許多雙鑲嵌通孔內。更包括在該回蝕刻銅導體層后，移除該第一阻隔層在該許多雙鑲嵌通孔以外的部份。該形成第二阻隔層覆蓋該銅導體塞的步驟包括下列步驟沉積該第二阻隔層于該銅導體塞及第一介電層上；以及化學性機械式研磨該第二阻隔層，使該第二阻隔層僅余留在該許多雙鑲嵌通孔上方。該沉積第一介電層的步驟包括化學氣相沉積SiOC。該回蝕刻第一介電層的步驟包括濕蝕刻。更包括在該旋涂第二介電層的步驟后，回蝕刻該第二介電層，以平坦化該第二介電層及第二阻隔層。還包括下列步驟沉積具有第三低介電常數的第三介電層于該第二介電層及第二阻隔層上；蝕刻該第三介電層及第二阻隔層，以形成許多第二雙鑲嵌通孔穿過該第三介電層及第二阻隔層，到達該第一銅導體塞的表面；形成第三阻隔層被覆該第三介電層及該第一銅導體塞的該表面；于每一該第二雙鑲嵌通孔內形成第二銅導體塞；形成第四阻隔層覆蓋該第二銅導體塞，使得該第三及第四阻隔層封閉該第二銅導體塞；回蝕刻該第三介電層，以形成第二溝渠許多介于該許多第二雙鑲嵌通孔之間；旋涂具有小于該第三低介電常數的第四低介電常數的第四介電層于該許多第二溝渠內。本專利技術還提供另一種多層低介電常數雙鑲嵌連線，其特征是它包括如下步驟具有第一低介電常數的第一介電層于一基底上；具有小于該第一低介電常數的第二低介電常數的旋涂第二介電層于該第一介電層上；許多雙鑲嵌通孔于該第一及第二介電層內；每一該雙鑲嵌通孔內具有銅導體塞；一阻隔層介于該銅導體塞與第一及第二介電層之間。該第一低介電常數在2.5-3之間。該第一介電層是SiOC。該第二低介電常數小于2.5。下面結合較佳實施例和附圖進一步說明。附圖說明圖1是形成雙鑲嵌通孔后的剖視示意圖；圖2是沉積銅導體層后的剖視示意圖；圖3是形成銅導體塞后的剖視示意圖；圖4是沉積第二阻隔層后的剖視示意圖；圖5是回蝕刻第二阻隔層后的剖視示意圖；圖6是回蝕刻第一介電層后的剖視示意圖；圖7是旋涂第二介電層后的剖視示意圖；圖8是平坦化第二介電層及第二阻隔層后的剖視示意圖；圖9是形成多層雙鑲嵌連線后的示意圖。具體實施例方式參閱圖1-圖8所示，本專利技術的雙鑲嵌制程包括如下步驟。參閱圖1所示，介電層10沉積在基底12上，且蝕刻形成雙鑲嵌通孔14。此處的基底12是指雙鑲嵌連線的底層，例如已經制作許多電子元件的半導體材料或金屬化層。介電層10可以是具有介電常數約為3.5的氧化物，或是化學氣相沉積法CVD形成的SiOC，其介電常數在2.5-3之間。參閱圖2所示，形成一阻隔層16被覆于介電層10及基底12上，包括覆蓋通孔14的側壁，該阻隔層16以具有阻隔銅的流動的材料制成。然后沉積銅導體18填充至通孔14內。參閱圖3所示，回蝕刻該銅導體18及阻隔層16，使其僅余留在通孔14內，該銅導體18及阻隔層16的高度略低于介電層10。參閱圖4所示，沉積一上阻隔層20至該銅導體18上，該阻隔層20亦是具有阻隔銅的流動的材料制成。阻隔層16及20可以使用金屬、金屬合金或金屬化合物導體。參閱圖5所示，以化學性機械式研磨法(Chemical Mechanic polishing；CMP)回蝕刻阻隔層20，使其僅余留在通孔14上方的部份。參閱圖6所示，蝕刻介電層10，以形成溝渠22介于銅導體塞18之間。參閱圖7所示，然后旋涂低介電常數介電層24以填入溝渠22中，該旋涂低介電常數的介電質24具有小于2.5的介本文檔來自技高網...

【技術保護點】
一種形成多層低介電常數雙鑲嵌連線的制程，其特征是：它包括下列步驟：（１）沉積具有第一低介電常數的第一介電層于一基底上；（２）蝕刻該第一介電層，以形成許多雙鑲嵌通孔穿過該第一介電層，到達該基底的一表面；（３）形成第一阻 隔層被覆該第一介電層及該基底的該表面；（４）于每一該雙鑲嵌通孔內形成一銅導體塞；（５）形成第二阻隔層覆蓋該銅導體塞，使得該第一及第二阻隔層封閉該銅導體塞；（６）回蝕刻該第一介電層，以形成許多溝渠介于該許多雙鑲嵌通孔之 間；（７）旋涂具有小于該第一低介電常數的第二低介電常數的第二介電層于該許多溝渠內。

【技術特征摘要】
1.一種形成多層低介電常數雙鑲嵌連線的制程，其特征是它包括下列步驟(1)沉積具有第一低介電常數的第一介電層于一基底上；(2)蝕刻該第一介電層，以形成許多雙鑲嵌通孔穿過該第一介電層，到達該基底的一表面；(3)形成第一阻隔層被覆該第一介電層及該基底的該表面；(4)于每一該雙鑲嵌通孔內形成一銅導體塞；(5)形成第二阻隔層覆蓋該銅導體塞，使得該第一及第二阻隔層封閉該銅導體塞(6)回蝕刻該第一介電層，以形成許多溝渠介于該許多雙鑲嵌通孔之間；(7)旋涂具有小于該第一低介電常數的第二低介電常數的第二介電層于該許多溝渠內。2.根據權利要求1所述的制程，其特征是該形成銅導體塞的步驟包括下列步驟沉積一銅導體層填充于該許多雙鑲嵌通孔內；以及回蝕刻該銅導體層，使得該銅導體層僅余留在該許多雙鑲嵌通孔內。3.根據權利要求2所述的制程，其特征是更包括在該回蝕刻銅導體層后，移除該第一阻隔層在該許多雙鑲嵌通孔以外的部份。4.根據權利要求1所述的制程，其特征是該形成第二阻隔層覆蓋該銅導體塞的步驟包括下列步驟沉積該第二阻隔層于該銅導體塞及第一介電層上；以及化學性機械式研磨該第二阻隔層，使該第二阻隔層僅余留在該許多雙鑲嵌通孔上方。5.根據權利要求1所述的制程，其特征是該沉積第一介電層的步驟包括化學氣相沉積SiOC。6.根據權利要求1所述的制程，其特征是該回蝕刻第一介電層的步驟包括濕蝕刻。7.根據...

【專利技術屬性】
技術研發人員：涂瑞能，
申請(專利權)人：旺宏電子股份有限公司，
類型：發明
國別省市：71[中國|臺灣]