插塞的制造方法技術

一種插塞的制造方法，包括下列步驟：首先提供基底，此基底上形成有介電層，介電層上形成有開口，開口暴露出基底上用來導通其它結構的區域。然后形成黏著層覆蓋開口中用來導通其它結構的區域。接著形成插塞物質層于開口中，并且蝕刻插塞物質層以形成插塞，使插塞的高度約低于介電層，以及以對介電層比對該插塞物質層具有高選擇比的蝕刻法蝕介電層，使介電層的高度約等于插塞。（*該技術在2018年保護過期，可自由使用*）

【技術實現步驟摘要】

本專利技術涉及一種半導體的制作工藝，特別涉及一種插塞(plug)的制造方法，可避免插塞表面產生凹槽現象。鎢插塞廣泛地應用于超大型集成電路的多重內連線(Interconnection)上。而且目前最重要的就是如何控制鎢回蝕(etch back)制作工藝所產生的凹槽(recess)現象。在鎢回蝕過程中，為了完全去除晶片上的殘留鎢金屬，需要進行長時間的過蝕刻(overetching)步驟，以避免產生電流短路。然而，過蝕刻的時間越長，則鎢插塞的凹槽現象越嚴重。而且當半導體結構需要多層的堆疊結構時，則凹槽現象會越來越嚴重。凹槽現象會導致半導體元件的電性變差或者合格率降低。而現有的化學機械研磨法(chemical mechanical polishing，CMP)雖然可以減輕這種凹槽現象，但是由于化學機械研磨法的機械太昂貴，因此會增加制造成本。附圖說明圖1A～1D表示現有插塞的制造流程剖面圖。請參照圖1，首先提供一基底10，此基底10例如形成有一底部金屬層12，底部金屬層12是設置用來導通其它結構的區域。然后以化學氣相沉積(CVD)法形成一層介電層14覆蓋基底結構。接著，以傳統的微影蝕刻技術對介電層14構圖以形成一開口16暴露出底部金屬層12。請參照圖1B，形成一層黏著層(glue layer)18，覆蓋開口16中的底部金屬層12與介電層14以及介電層14的側壁。黏著層18的目的在于增加后續制作工藝中插塞物質的黏著性，以及作為蝕刻中止層之用。其中，黏著層的材質例如為鈦(Ti)/氮化鈦(TiN)。其形成方法為先沉積一層鈦覆蓋該底部金屬層12、開口16中介電層14的側壁與介電層14。然后以氮化反應的方式或者是以反應濺射的方式來沉積一層氮化鈦覆蓋鈦層。接著，以化學氣相沉積法沉積插塞物質20覆蓋介電層14上的黏著層18與開口16中的黏著層18。其中插塞物質20的材質例如為鎢，或者為鋁。請參照圖1C，以各向異性的干蝕刻法或化學機械研磨法回蝕插塞物質20，并完全去除插塞物質20以暴露出介電層14，使得插塞物質20形成插塞，然而此現有技術的缺點為插塞的表面上會產生凹槽22。請參照圖1D，接著，進行后續的制作工藝，例如形成一層金屬層24覆蓋插塞，以形成底部金屬層12/插塞/金屬層24的堆疊結構。由于插塞上產生凹槽22，因此覆蓋插塞的金屬層24上也會有凹槽26產生。當半導體結構需要多層的堆疊結構時，則凹槽現象會越來越嚴重。而且在后續的沉積另一層介電層覆蓋此具有凹槽的金屬層24時，則會導致介電物質殘留在金屬層24的凹槽中，而無法清除干凈，導致電性變差或者合格率降低。因此，本專利技術的主要目的在于提供一種，以改善插塞的凹槽現象，以避免電性變差或者合格率降低，而且不須使用化學機械研磨法的機械裝置，即可制造無凹陷現象的插塞。根據本專利技術的主要目的，提供一種，包括下列步驟首先提供一基底，此基底上形成有一介電層，其中介電層上形成有一開口，并且此開口暴露出基底上一用來導通其它結構的區域。然后形成一黏著層覆蓋開口中用來導通其它結構的區域、開口中介電層的側壁與介電層。接著于開口中形成插塞物質層，并填滿開口。然后回蝕插塞物質層，使開口中的插塞物質層的高度約低于介電層的高度，以及使用對介電層比對插塞物質層具有高選擇比的蝕刻法蝕刻介電層，使介電層的高度約等于插塞物質層。本專利技術的特征是利用介電層對插塞物質的高選擇性蝕刻法，將介電層回蝕至插塞的高度，如此可避免開口中的插塞表面與后續制作工藝所沉積的金屬層表面產生凹槽現象。并避免半導體元件的電性變差與合格率降低。而且不須使用化學機械研磨法的機械裝置，即可制造無凹槽現象的插塞。下面結合附圖和實施例對本專利技術作進一步詳細的說明，其中圖1A～1D表示傳統插塞的制造流程剖面圖；以及圖2A～2E表示本專利技術一優選實施例的一種插塞的制造流程剖面圖。請參照圖2A，圖2A～2E表示本專利技術一優選實施例的一種插塞的制造流程剖面圖。首先提供一基底30，此基底30例如形成有一底部金屬層31，底部金屬層31是設置用來導通其它結構的區域，其材質例如可為鋁合金。然后使用相同于現有技術的化學氣相沉積法形成一層介電層32覆蓋基底結構，介電層32的材質例如可為二氧化硅。然而在本專利技術中，介電層32的高度(標號55)約高于預設的高度(標號56)。接著，以傳統的微影蝕刻技術對介電層32構圖以形成一開口33從而暴露出底部金屬層31。本實施例中用來導通其它結構的區域以底部金屬層31為例。然而本專利技術不限于此，開口33也可以例如用來暴露出基底30上的源/漏極區(未顯示)，此源/漏極區是設置用來導通其它結構的區域。請參照圖2B，接著，形成一層黏著層35于開口33中，覆蓋底部金屬層31、開口33中介電層32的側壁與介電層32。黏著層35的目的在于增加后續制作工藝中插塞物質的黏著性，以及作為蝕刻中止層之用。其中，黏著層的材質例如為鈦/氮化鈦堆疊結構。其形成方法為先沉積一層鈦覆蓋該底部金屬層31、開口33中介電層32的側壁與介電層32，然后以氮化反應的方式或者是以反應濺射的方式來沉積一層氮化鈦覆蓋鈦層。接著，例如以化學氣相沉積法沉積插塞物質37覆蓋介電層32上的黏著層35與開口33中的黏著層35。其中插塞物質37的材質例如為鎢，或者為鋁。請參照圖2C，以各向異性的干蝕刻法回蝕插塞物質37以形成插塞。在本專利技術中，回蝕后的插塞物質37的高度約等于介電層32的預設高度56。換句話說，插塞的高度約等于介電層32的預設高度56。請參照圖2D，然后使用對介電層32的選擇比比對插塞物質37的選擇比高的蝕刻法。若介電層32的材質為二氧化硅，且插塞物質37為鎢，則例如可以使用C4F8/CO/Ar/O2氣體作為蝕刻氣體。由于這些蝕刻氣體蝕刻介電層32的速度較快，因此可使得介電層32的高度約等于插塞的高度，亦即等于介電層32的預設高度56。請參照圖2E，接著進行后續的制作工藝，例如以化學氣相沉積法沉積一層金屬層39覆蓋插塞，金屬層39的材質例如為鋁合金。本專利技術的特征是利用介電層32相對于插塞物質37的高選擇性蝕刻法，將介電層32回蝕至插塞的高度，如此可避免開口33中的插塞表面與后續制作工藝所沉積的金屬層39表面產生凹槽現象。并避免半導體元件的電性變差與合格率降低。而且不須使用昂貴的進行化學機械研磨的機械，即可制造無凹槽現象的插塞，以降低制造成本。雖然本專利技術已結合一優選實施例進行了說明，然其并非用以限定本專利技術，對于本領域技術人員來說，在不脫離本專利技術的精神和范圍的情況下，可以作出各種改進。本文檔來自技高網...

【技術保護點】
一種插塞的制造方法，包括下列步驟： 提供一基底，該基底上形成有一介電層，其中該介電層上形成有一開口，并且該開口暴露出所述基底上一設置用來電性導通的區域； 形成一黏著層，覆蓋所述基底上的設置用來電性導通的區域和所述開口中介電層的側壁； 在開口中形成一插塞物質層，插塞物質層填滿所述開口； 回蝕插塞物質層，使開口中插塞物質層的高度約低于介電層，借以形成插塞；以及 蝕刻介電層，使該介電層的高度大約相當于插塞的高度。

【技術特征摘要】
1.一種插塞的制造方法，包括下列步驟提供一基底，該基底上形成有一介電層，其中該介電層上形成有一開口，并且該開口暴露出所述基底上一設置用來電性導通的區域；形成一黏著層，覆蓋所述基底上的設置用來電性導通的區域和所述開口中介電層的側壁；在開口中形成一插塞物質層，插塞物質層填滿所述開口；回蝕插塞物質層，使開口中插塞物質層的高度約低于介電層，借以形成插塞；以及蝕刻介電層，使該介電層的高度大約相當于插塞的高度。2.如權利要求1所述的插塞的制造方法，其中，所述基底上形成有一底部金屬層，以及所述介電層覆蓋該底部金屬層。3.如權利要求2所述的插塞的制造方法，其中，所述設置用來電性導通的區域為一底部金屬層。4.如權利要求1所述的插塞的制造方法，其中，所述插塞物質層的材質包括鎢。5.如權利要求1所述的插塞的制造方法，其中，所述插塞物質層的材質包括鋁。6.如權利要求1所述的插塞的制造方法，其中，所述介電層的材質為二氧化硅。7.如權利要求1所述的插塞的制造方法，其中，所述黏著層的材質為鈦/氮化...

【專利技術屬性】
技術研發人員：何青原，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：71[中國|臺灣]