采用微摻雜漏極結構的半導體器件及其制備方法技術

在第一導電類型半導體上形成柵極。接著，在漏極結構布置區內半導體襯底表面有選擇地摻入第二導電類型第一雜質來形成第一擴散層。接著，在源極結構布置區內的半導體襯底表面有選擇地摻入擴散系數小于第一雜質的第二導電類型第二雜質來形成第二擴散層。然后，在柵極一側表面形成一個側壁。接著，用柵極和側壁作為掩模，將濃度高于第一和第二雜質的第二導電類型第三雜質摻入半導體襯底表面。（*該技術在2018年保護過期，可自由使用*）

【技術實現步驟摘要】
【國外來華專利技術】
本專利技術涉及到可高速工作的、源-漏區采用微摻雜漏極(LDD)結構的半導體器件及其制備方法。目前，要求大規模集成電路有更高的集成度和更快的工作速度，同時要求采用可高速工作及可進一步小型化的場效應MOS晶體管。然而，當場效應MOS晶體管進一步小型化后，源-漏區耐壓性能下降的問題也隨之出現了，同時，由于熱電子的作用，會導致柵極閾值電壓及其導電性發生變化，以及由于短路而引發擊穿等事故。例如，N溝道場效應MOS晶體管小型化后其特性參數出現變化的主要原因是由漏極附近存在的強電場中的熱電子所致。所以，為了提高N溝道場效應MOS晶體管的可靠性，必須可適當減弱漏極附近的電場。漏極附近的強電場位于夾斷點(pinch-off point)到漏極之間的耗盡層內，最大電場位于P型硅襯底和漏極N+區之間的金相接合面上。最大電場的值將隨著雜質分布不均勻性的增加而增大。然而，如果采用LDD(微摻雜漏極)結構以均勻漏極內的雜質分布，則電場也會隨之減弱。然而，如果采用了LDD結構，則柵極的有效長度將會縮短，從而更容易引起象擊穿這類事故。于是，為了避免產生擊穿現象，建議形成一種含雜質的空穴區的結構，其雜質濃度要高于襯底的濃度。附圖說明圖1所示為含空穴區的普通N溝道場效應MOS晶體管的剖面圖。在含空穴區的普通N溝道MOS晶體管中，在P型硅襯底41上形成了一個場氧化物層42和一個柵極絕緣層43。在柵極絕緣層43上面形成了由多晶硅構成的柵極44。在柵極44側面形成了一個側壁45。另外，在側壁45下面的硅襯底表面形成了一個摻入低濃度N型雜質的低濃度區47。在低濃度區47的下面和柵極44的側面形成了一個摻入P型雜質的空穴區48。在側壁45和場氧化物層42的中間、柵極氧化物層41下面的硅襯底41表面形成了一個摻入高濃度N型雜質的高濃度區46。LDD結構的源一漏區便是這樣制成的。在含空穴區48的MOS晶體管中，由于從源一漏極向外擴展的耗盡層在向外擴展時受到抑制，這樣就避免了擊穿現象的發生。然而，在含空穴區的普通MOS晶體管中，與漏極側相同的空穴區位于源極側，這樣引起了溝道電阻的增加并導致了流過晶體管電流的減小。由此，為在不降低電流的前提下減小短路影響，建議在N溝道MOS晶體管中僅在漏極旁形成空穴區。(日本未決專利公布(Kokai)No.Hei 9-181307)。然而，如果僅在漏極旁形成空穴區，則會增加到襯底的漏電流。本專利技術的目的之一是在縮短柵極長度上不降低特性參數的前提下在半導體器件中采用LDD結構，其適用于高速操作；并提供了制造這種半導體器件的方法。根據本專利技術的采用LDD結構的半導體器件包括一個第一導電類型半導體襯底以及在該襯底表上面形成的一個場效應MOS晶體管。這個場效應MOS晶體管由一個在半導體襯底上形成的柵極，一個漏極區及一個源極區組成。漏極區包括在半導體襯底表面形成的第二導電類型第一擴散層，該第二導電類型與上述的第一導電類型相反，以及在半導體襯底上比第二導電類型第一擴散層距離柵極更近的地方形成的第二導電類型的第二擴散層，它的摻雜濃度要比第一擴散層的低。源極區包括在半導體襯底上形成的第二導電類型第三擴散層，以及在半導體襯底表面較第三擴散層更接近柵極的地方形成的第二導電類型第四擴散層，它的摻雜濃度要比第三擴散層的低。第四擴散層的雜質擴散系數要比第二擴散層的小。在本專利技術中，由于源極區的第四擴散層的雜質擴散系數要比漏極區的第二擴散層的小，第四擴散層擴展到柵極之下的程度不如第二擴散層劇烈。而且，漏極區到柵極以下區域的雜質濃度分布要比源極區到柵極以下區域的雜質濃度分布狀況均勻。因此，當柵極長度縮短時可在不降低場效應MOS晶體管特性參數的前提下減少短路的不良影響。也即，這種半導體器件可在不降低場效應MOS晶體管特性參數的前提下適應更高速度工作的要求。根據本專利技術，采用LDD結構的半導體器件的制備方法包括以下步驟在一個制備了用于形成漏極的漏極結構布置區和用于形成源極的源極結構布置區的第一導電類型半導體襯底上形成柵極；有選擇地在半導體襯底的漏極結構布置區內摻入第二導電類型第一雜質來形成第一擴散層，第二導電類型與第一導電類型相反；有選擇地在半導體襯底的源極結構布置區內摻入第二導電類型第二雜質來形成第二擴散層，它的雜質擴散系數小于第一擴散層；在柵極的一側表面形成一個側壁；用柵極和側壁作為掩模，在半導體襯底表面摻入濃度高于第一和第二雜質的第二導電類型第三雜質來形成第三擴散層。圖1所示為含空穴區的普通N溝道MOS晶體管的剖面圖；圖2A到2F所示為按照本專利技術第一實施例的形成步驟進行的半導體器件制備方法的剖面圖；圖3A到3E所示為按照本專利技術第二實施例的形成步驟進行的半導體器件制備方法的剖面圖；圖4所示為以柵極長度為橫坐標及以耐壓值為縱坐標繪制的曲線圖；和圖5所示為以導通電流為橫坐標及以襯底漏電流為縱坐標繪制的曲線圖。以下參照附圖按照本專利技術的實施例對半導體器件及其制備方法進行的詳細解釋。圖2A到2F為按照本專利技術第一實施例進行的半導體器件制備方法的剖面圖。首先，如圖2A所示，按照LOCOS方法有選擇地在P型硅襯底1上形成場氧化物層2。在場氧化物層2之間采用熱氧化法形成7.5nm厚的柵極絕緣層3。然后，在整個表面形成厚度為100到300nm的柵極材料層。接著，在柵極絕緣層3上采用光刻法或類似技術形成長度為0.31μM的柵極4。然后，如圖2B所示，在將要形成源極區的地方(源極結構布置區)形成光刻膠圖形5，并在將要形成漏極區的地方(漏極結構布置區)利用光刻技術形成一個開口。接著，用光刻膠圖形5和柵極4作為掩模摻入磷(P)離子。采用的加速電源電壓可選為15KV，而摻入的劑量可選為2×1013cm-2。加速電源電壓可選的范圍為10到30KV，摻入劑量的范圍可選為1×1013cm-2到5×1013cm-2。通過摻入磷離子，在漏極結構布置區上形成一個低濃度雜質擴散層6。然后，如圖2C所示，除去光刻膠圖形5。接著，在漏極結構布置區上形成光刻膠圖形7并在源極結構布置區上形成開口。接著，用光刻膠圖形7和柵極4作為掩模，摻入擴散系數小于磷的砷(As)離子。采用的加速電源電壓可選為30KV，摻入劑量可選為4×1013cm-2。加速電源電壓可選的范圍為20到50KV，摻入劑量可選的范圍為3×1013cm- 2到7×1013cm-2。通過摻入砷離子，在源極結構布置區上制成了一個低濃度雜質擴散層8。然后，如圖2D所示，除去光刻膠圖形7，接著，在整個表面上形成一層厚120nm的氮化硅絕緣層9。此后，如圖2E所示，利用各向異性腐蝕法按照預定數量除去絕緣層9的一部分從而在柵極4的一側形成一個側壁10。然后，如圖2F所示，用柵極4和側壁10作為掩模，摻入砷(As)離子。采用的加速電源電壓可選為30KV，摻入劑量可選為5×1015cm-2。加速電源電壓可選的范圍為20到50KV，摻入劑量可選的范圍為3×1015cm-2到7×1015cm-2。通過摻入砷離子，在漏極結構布置區和源極結構布置區上形成高濃度雜質擴散層11。按照本專利技術第一實施例的上述步驟形成的半導體器件結構如圖2F所示。更具體地說，摻入砷的低濃度雜質擴散層8和摻入砷的高濃度雜質擴散層11都在源極區內形成。摻入磷的低濃度雜質擴散層6和摻本文檔來自技高網...

【技術保護點】
采用ＬＤＤ結構的半導體器件，包括：第一導電類型半導體襯底；在所述半導體襯底上形成的場效應ＭＯＳ晶體管；所述場效應ＭＯＳ晶體管包括：在所述半導體襯底上形成的柵極；漏極區，所述漏極區包括：在所述半導體襯底表面形成的第二導電類 型第一擴散層，所述第二導電類型與第一導電類型相反；和在所述半導體襯底表面上較所述第一擴散層更接近所述柵極的地方形成第二導電類型第二擴散層，其雜質濃度要低于所述第一擴散層；和源極區，所述源極區包括：在所述半導體襯底表面形成的第二導 電類型第三擴散層，和在所述半導體襯底表面上較所述第三擴散層更接近所述柵極的地方形成第二導電類型第四擴散層，且其雜質濃度要低于所述第三擴散層；在所述第四擴散層內的雜質擴散系數要小于所述第二擴散層中雜質的擴散系數。

【技術特征摘要】
【國外來華專利技術】JP 1997-9-11 246631/971．采用LDD結構的半導體器件，包括第一導電類型半導體襯底；在所述半導體襯底上形成的場效應MOS晶體管；所述場效應MOS晶體管包括在所述半導體襯底上形成的柵極；漏極區，所述漏極區包括在所述半導體襯底表面形成的第二導電類型第一擴散層，所述第二導電類型與第一導電類型相反；和在所述半導體襯底表面上較所述第一擴散層更接近所述柵極的地方形成第二導電類型第二擴散層，其雜質濃度要低于所述第一擴散層；和源極區，所述源極區包括在所述半導體襯底表面形成的第二導電類型第三擴散層，和在所述半導體襯底表面上較所述第三擴散層更接近所述柵極的地方形成第二導電類型第四擴散層，且其雜質濃度要低于所述第三擴散層；在所述第四擴散層內的雜質擴散系數要小于所述第二擴散層中雜質的擴散系數。2．如權利要求1的半導體器件，其特征為所述源極區包括在所述第四擴散層周圍形成的第一導電類型第五擴散層，其雜質濃度高于所述半導體襯底的雜質濃度。3．如權利要求1的半導體器件，其特征為所述半導體襯底為P型，所述第二擴散層內的雜質為磷，和所述第四擴散層內的雜質為砷或銻，4．如權利要求2的半導體器件，其特征為所述半導體襯底為P型，和所述第五擴散層內的雜質為硼。5．如權利要求2的半導體器件，其特征為所述半導體襯底為P型，和所述第五擴散層內摻入氟化硼。6．如權利要求1的半導體器件，其特征為所述半導體襯底為N型，所述第二擴散層內摻入了硼，和所述第四擴散層內摻入了氟化硼。7．如權...

【專利技術屬性】
技術研發人員：小室敏雄，
申請(專利權)人：日本電氣株式會社，
類型：發明
國別省市：JP[日本]