公開的方法可制造具有變化的溝道長度和基本相似的閾值電壓的漏極擴展金屬氧化物半導體（ＤＥＭＯＳ）器件。為第一和第二器件選擇閾值電壓。形成第一和第二阱區(qū)域（２０４）。第一和第二漏極擴展區(qū)域（２０６）形成于所述阱區(qū)域內(nèi)。第一和第二背柵（２０８）區(qū)域根據(jù)選擇的閾值電壓形成于所述阱區(qū)域內(nèi)。第一和第二柵極結(jié)構(gòu)形成于具有變化的溝道長度的第一和第二阱區(qū)域的上方。第一源極區(qū)域（２１２）形成于第一背柵區(qū)域之內(nèi)并且第一漏極區(qū)域形成于第一漏極擴展區(qū)域之內(nèi)。第二源極區(qū)域形成于第二背柵區(qū)域內(nèi)并且第二漏極區(qū)域形成于漏極擴展區(qū)域內(nèi)。
【技術(shù)實現(xiàn)步驟摘要】
【國外來華專利技術(shù)】
0001本專利技術(shù)一般涉及半導體器件，且更具體地涉及為各種溝道長度 的漏極擴展MOS晶體管統(tǒng)一閾值電壓以及它們的制造方法。
技術(shù)介紹
0002許多集成電路器件包括由金屬氧化物半導體(MOS)晶體管器件構(gòu)成的數(shù)字電路，這些集成電路器件利用優(yōu)化的互補金屬氧化物半導體 (CMOS)制造工藝構(gòu)造，以形成高密度、高速N-溝道和P-溝道MOS晶體 管。這種高密度電路普遍用于諸如無線通信設(shè)備、便攜式計算機等現(xiàn)代 消費類電子產(chǎn)品中，其中數(shù)字電路由電池供電。0003許多器件要求MOS器件可操作用于低電壓應(yīng)用和高電壓應(yīng)用 中。例如，邏輯操作通常使用低電壓MOS器件(例如約1.8V的電壓)，而 供電操作通常需要高電壓MOS器件(例如大于6V的電壓)。用于低電壓 和高電壓應(yīng)用的MOS器件可以并且通常在單管芯或集成電路上實現(xiàn)，以 節(jié)省空間和制造成本。0004在半導體器件中使用的MOS晶體管器件類型是N或P溝道漏 極擴展金屬氧化物半導體(DEMOS)晶體管器件。該DEMOS器件通常被 用于諸如電源轉(zhuǎn)換電路的應(yīng)用。該DEMOS器件使用漏極擴展區(qū)域，該 漏極擴展區(qū)域充分提高該器件的操作電壓。 一些DEMOS器件的例子包 括橫向擴展晶體管(LDMOS)器件、弱化表面電場(RESURF)晶體管等。 DEMOS器件有利地合并短-溝道操作和高電流處理能力、相對降低漏-源 極導通電阻(Rdson)以及具有抵制相對高的漏-源極電壓而免遭電壓擊穿 故障的能力，其中DEMOS器件的設(shè)計通常涉及擊穿電壓(BVdss)和Rdson 之間的權(quán)衡(tradeoff)。除了性能優(yōu)勢外，DEMOS器件的制造相對易于集 成到CMOS處理流程中，從而便于在邏輯、低功率模擬或其它電路也被 構(gòu)造在在單個集成電路(IC)中的器件中使用。0005通常在高電壓應(yīng)用中使用的一種DEMOS晶體管器件是高電壓MOS(HVMOS)晶體管器件。除了漏極擴展區(qū)域外，HVMOS器件包括較厚的電介質(zhì)層和背柵區(qū)域。HVMOS器件可以利用低電壓CMOS器件制造并且可以將低電壓CMOS器件的N和P阱用作背柵區(qū)域和/或漏極擴展區(qū)域。這可以節(jié)省制造期間的空間和成本，但也會造成HVMOS器件具有變化的溝道長度。HVMOS器件的閾值電壓通常是溝道長度的函數(shù)，因此這也會造成HVMOS器件具有變化的閾值電壓。該變化的閾值電壓會導致難于實現(xiàn)諸如編程以及讀取存儲器等存儲器操作。
技術(shù)實現(xiàn)思路
0006專利技術(shù)的各方面使漏極擴展半導體器件的制造更為容易。固定的背柵長度通常被稱為POLY (多晶硅)重疊(overlap)，其用于具有變化的溝道長度的器件以具有基本相似的閾值電壓值。缺口(gap)長度值是背柵區(qū)域和漏極擴展區(qū)域之間的距離，其可被增加以獲得更大的溝道長度。于是，閾值可以被選為最小溝道長度值或近似最小溝道長度值，并且該閾值還可以使用值更大的其它溝道長度。0007本專利技術(shù)提供了制造具有變化的溝道長度和基本相似的閾值電壓的DEMOS器件的方法。為第一和第二器件選擇閾值電壓。第一和第二阱區(qū)域被形成。第一和第二漏極擴展區(qū)域形成于阱區(qū)域內(nèi)。第一和第二背柵區(qū)域根據(jù)選擇的閾值電壓形成于阱區(qū)域內(nèi)。第一和第二柵極結(jié)構(gòu)形成于具有變化的溝道長度的第一和第二阱區(qū)域的上方。第一源極區(qū)域形成于第一背柵區(qū)域中，而第一漏極區(qū)域形成于第一漏極擴展區(qū)域中。第二源極背柵區(qū)域和第二漏極區(qū)域形成于漏極擴展區(qū)域中。其它系統(tǒng)和方法被公開。附圖說明0008圖1A和IB是具有變化的溝道長度和變化的閾值電壓的傳統(tǒng)的HVMOS晶體管器件的橫截面圖。0009圖2A和2B描述根據(jù)本專利技術(shù)的一方面具有變化的溝道長度但閾值電壓基本相似的第一和第二不對稱的HVMOS晶體管器件。0010圖3A和3B描述根據(jù)本專利技術(shù)的一方面具有變化的溝道長度但閾 值電壓基本相似的第一和第二對稱的HVMOS晶體管器件。0011圖4是圖解說明根據(jù)本專利技術(shù)的一方面具有變化的溝道長度但閾 值電壓基本相似的HVMOS晶體管器件的制造方法的流程圖。0012圖5是描述根據(jù)本專利技術(shù)的一方面具有變化的溝道長度但閾值電 壓基本相似的對稱HVMOS晶體管器件的制造方法的流程圖。具體實施例方式0013本專利技術(shù)的各方面包括制造具有變化的溝道長度和相似的閾值電 壓的漏極擴展MOS(DEMOS)晶體管器件的方法。固定的背柵長度也被稱 為POLY重疊，其用于具有變化的溝道長度的器件以使其具有基本相似 的閾值電壓值。缺口長度值是背柵區(qū)域和漏極擴展區(qū)域之間的距離，其 可被增加以獲得更大的溝道長度，同時保持背柵長度不變。于是，閾值 可以被選為最小溝道長度值或近似最小溝道長度值，并且該閾值還可以 使用值更大的其它溝道長度。0014圖1A和1B是具有變化的溝道長度和變化的閾值電壓的傳統(tǒng)的 高電壓DEMOS(HVMOS)晶體管器件的橫截面圖。圖1A描述了溝道長度 為Ll的第一器件。p阱區(qū)域104形成且/或存在于半導體主體或襯底102 上。該p阱區(qū)域104通常具有相對低的摻雜濃度。該p阱區(qū)域也可以是 外延層或具有p-型導電性(conductivity)的其它層。0015漏極擴展區(qū)域106于p阱區(qū)域104內(nèi)形成，其具有相反的導電 性。在這個例子中，漏極擴展區(qū)域106具有n-型導電性。背柵區(qū)域108 也形成于該p阱區(qū)域104內(nèi)。該背柵區(qū)域108具有與p阱區(qū)域104相同 的導電性類型，但通常具有更高的摻雜濃度。在這個例子中，背柵區(qū)域 108是p-型導電性。0016隔離結(jié)構(gòu)IIO諸如淺溝槽隔離結(jié)構(gòu)(STI)、 LOCOS等的存在是為 了隔離個別晶體管器件。通常，這些隔離結(jié)構(gòu)在P阱104或漏極擴展區(qū) 域106形成之前形成。0017源極區(qū)域112形成于背柵區(qū)域108內(nèi)。該源極區(qū)域112具有與p 阱區(qū)域104相反的導電性，此例中的導電性為n-型導電性。漏極區(qū)域114形成于漏極擴展區(qū)域106內(nèi)。該漏極區(qū)域114也具有與p阱區(qū)域104相 反的導電性，此例中的導電性為n-型導電性。漏極區(qū)域114具有與漏極 擴展區(qū)域106相同的導電性類型，但是摻雜濃度更高。0018柵極結(jié)構(gòu)包括柵極介電層116、側(cè)壁(sidewa11)120和柵極118，柵極結(jié)構(gòu)形成于p阱區(qū)域104的上方。通常，柵極結(jié)構(gòu)在源極區(qū)域112 和漏極區(qū)域114形成之前形成。典型地，柵極介電層116形成于p阱區(qū) 域104上，而柵極層118形成于柵極介電層116上。隨后，柵極介電層 116和柵極層118被圖案化，從而形成側(cè)壁隔離區(qū)(spacer)120。0019根據(jù)本專利技術(shù)的專利技術(shù)人，第一器件的溝道長度L1及因而產(chǎn)生的閾 值電壓取決于漏極擴展長度XI 、缺口區(qū)域長度Gl(也被稱為POLY重疊) 和背柵長度Sl。漏極擴展長度XI從漏極擴展區(qū)域106的一側(cè)到柵極120 的第一側(cè)，其中該第一側(cè)在漏極擴展區(qū)域106上方。缺口區(qū)域長度Gl是 從漏極擴展區(qū)域106的該側(cè)到背柵區(qū)域108的一側(cè)的長度。背柵長度Sl 是從該背柵區(qū)域的該側(cè)到柵極120的第二側(cè)的長度，其中該第二側(cè)位于 背柵區(qū)域108的上方。0020圖1B描述了具有溝道長度L2的第二 HVMOS器件，L2比第一器件的溝道長度L1長。于是，第二器件的閾值電壓相對第一器件的閾值 電壓發(fā)生了變化。第二器件以與圖1A的第一器件相類似的方式被構(gòu)造及 形成。于是，省略了下面的一本文檔來自技高網(wǎng)...
【技術(shù)保護點】
一種制造漏極擴展的半導體器件的方法，所述方法包括： 形成第一阱區(qū)域于設(shè)計用于具有第一溝道長度的器件的半導體主體的第一區(qū)域內(nèi)； 形成第二阱區(qū)域于設(shè)計用于具有第二溝道長度的器件的半導體主體的第二區(qū)域內(nèi)； 根據(jù)共有的閾值電壓形成背柵阱區(qū)域于所述第一和第二區(qū)域內(nèi)，其中所述第一和第二區(qū)域中形成的所述背柵阱區(qū)域具有相等的背柵長度和摻雜濃度； 形成第一漏極擴展于所述第一區(qū)域內(nèi)； 形成第二漏極擴展區(qū)域于所述第二區(qū)域內(nèi)； 根據(jù)所述第一溝道長度形成第一柵極結(jié)構(gòu)于所述第一區(qū)域內(nèi)； 根據(jù)所述第二溝道長度形成第二柵極結(jié)構(gòu)于所述第二區(qū)域內(nèi)； 形成第一漏極區(qū)域于所述第一漏極擴展區(qū)域內(nèi)； 形成第二漏極區(qū)域于所述第二漏極擴展區(qū)域內(nèi)； 形成第一源極區(qū)域于所述第一區(qū)域內(nèi)的所述背柵阱區(qū)域內(nèi)；以及 形成第二源極區(qū)域于所述第二區(qū)域內(nèi)的所屬背柵阱區(qū)域內(nèi)。
【技術(shù)特征摘要】
【國外來華專利技術(shù)】US 2006-3-10 60/781,354;US 2006-4-27 11/412,5111. 一種制造漏極擴展的半導體器件的方法，所述方法包括形成第一阱區(qū)域于設(shè)計用于具有第一溝道長度的器件的半導體主體的第一區(qū)域內(nèi)；形成第二阱區(qū)域于設(shè)計用于具有第二溝道長度的器件的半導體主體的第二區(qū)域內(nèi)；根據(jù)共有的閾值電壓形成背柵阱區(qū)域于所述第一和第二區(qū)域內(nèi)，其中所述第一和第二區(qū)域中形成的所述背柵阱區(qū)域具有相等的背柵長度和摻雜濃度；形成第一漏極擴展于所述第一區(qū)域內(nèi)；形成第二漏極擴展區(qū)域于所述第二區(qū)域內(nèi)；根據(jù)所述第一溝道長度形成第一柵極結(jié)構(gòu)于所述第一區(qū)域內(nèi)；根據(jù)所述第二溝道長度形成第二柵極結(jié)構(gòu)于所述第二區(qū)域內(nèi)；形成第一漏極區(qū)域于所述第一漏極擴展區(qū)域內(nèi)；形成第二漏極區(qū)域于所述第二漏極擴展區(qū)域內(nèi)；形成第一源極區(qū)域于所述第一區(qū)域內(nèi)的所述背柵阱區(qū)域內(nèi)；以及形成第二源極區(qū)域于所述第二區(qū)域內(nèi)的所屬背柵阱區(qū)域內(nèi)。2. —種制造對稱的漏極擴展的半導體器件的方法，所述方法包括 形成第一阱區(qū)域和第二阱區(qū)域于半導體主體內(nèi)；根據(jù)第一溝道長度形成第一對稱的漏極擴展區(qū)域于所述第一阱區(qū)域內(nèi)；根據(jù)第二溝道長度形成第二對稱的漏極擴展區(qū)域于所述第二阱區(qū)域內(nèi)；根據(jù)閾值電壓形成第一背柵區(qū)域于所述第一阱區(qū)域內(nèi)所述第一對稱 的漏極擴展區(qū)域之間；根據(jù)閾值電壓形成第二背柵區(qū)域于所述第二阱區(qū)域內(nèi)所述第二對稱 的漏極擴展區(qū)域之間；形成第一柵極結(jié)構(gòu)于所述第一阱區(qū)域的上方，所述第一柵極結(jié)構(gòu)限定具有所述第一溝道長度的第一溝道區(qū)域；以及形成第二柵極結(jié)構(gòu)于所述第二阱區(qū)域的上方，所述第二柵極結(jié)構(gòu)限 定具有所述第二溝道長度的第二溝道區(qū)域。3. 根據(jù)權(quán)利要求2所述的方法，進一步包括形成第一源極/漏極...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：V埃瓦諾，JC米特羅斯，
申請(專利權(quán))人：德克薩斯儀器股份有限公司，
類型：發(fā)明
國別省市：US[美國]
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