用于密碼運(yùn)算的協(xié)處理器制造技術(shù)

本文描述的某些實例涉及一種允許處理單元高效地執(zhí)行密碼運(yùn)算的協(xié)處理器。所述協(xié)處理器具有算術(shù)單元，所述算術(shù)單元被配置為使用從存儲器加載的位序列來執(zhí)行離散二進(jìn)制算術(shù)。所述協(xié)處理器可被配置用于某些函數(shù)的快速低功率計算，所述函數(shù)包括用于密碼運(yùn)算的低級構(gòu)建塊。這些函數(shù)可包括布爾邏輯和整數(shù)算術(shù)。所述協(xié)處理器具有能夠由所述處理單元寫入以控制所述協(xié)處理器的一組控制寄存器。一個或多個源和目的地的地址能夠由所述協(xié)處理器計算以實現(xiàn)靈活運(yùn)算。所述協(xié)處理器能夠允許快速地計算許多高級密碼運(yùn)算，包括“后量子”安全的那些運(yùn)算。算。算。

【技術(shù)實現(xiàn)步驟摘要】
【國外來華專利技術(shù)】用于密碼運(yùn)算的協(xié)處理器


[0001]本專利技術(shù)涉及密碼硬件，特別是用于執(zhí)行密碼運(yùn)算的協(xié)處理器。協(xié)處理器可以用作密碼片上系統(tǒng)的一部分。還描述了執(zhí)行密碼運(yùn)算的方法。

技術(shù)介紹

[0002]最近，連接到計算機(jī)網(wǎng)絡(luò)的設(shè)備的數(shù)量激增。例如，互聯(lián)網(wǎng)連接正在從諸如臺式和膝上型計算機(jī)的計算設(shè)備擴(kuò)展到諸如機(jī)動車輛、燈泡、冰箱、醫(yī)療設(shè)備、恒溫器和監(jiān)控系統(tǒng)的日常物品內(nèi)的嵌入式系統(tǒng)。電信鏈路允許許多低成本計算設(shè)備在世界范圍內(nèi)報告?zhèn)鞲衅鲾?shù)據(jù)和/或受控制。這些所連接設(shè)備的一個問題在于，它們通常容易受到攻擊和惡意控制。例如，成百上千的嵌入式設(shè)備可能會受到惡意方的攻擊，并被用于實施分布式拒絕服務(wù)攻擊。在許多情況下，由于密碼協(xié)議的實現(xiàn)不良或有限，很容易獲得對這些設(shè)備的控制。隨著這些所連接設(shè)備的數(shù)量和流行度的增長，如何保護(hù)它們是一個懸而未決的問題。
[0003]保護(hù)所連接計算設(shè)備時的另一考慮因素是未來使用量子計算進(jìn)行攻擊的可能性。多年來，主要在理論方面關(guān)注量子計算機(jī)。然而，量子計算機(jī)的研究實現(xiàn)正在迅速發(fā)展。當(dāng)前可用的是具有50和72個量子位的量子計算機(jī)，并且有許多研究小組正在積極研究更高量子位的機(jī)器。鑒于量子計算未來可能的現(xiàn)實，最近的工作表明，許多眾所周知的公鑰密碼系統(tǒng)可被足夠強(qiáng)大的量子計算機(jī)破解。
[0004]在實現(xiàn)密碼函數(shù)尤其是那些“后量子”安全的密碼函數(shù)時，存在這些函數(shù)中許多是資源密集型的挑戰(zhàn)。例如，許多密碼函數(shù)涉及使用長位長度值的復(fù)雜數(shù)學(xué)函數(shù)。這些函數(shù)通常會消耗大量處理器周期，并且在低資源嵌入式設(shè)備內(nèi)的實現(xiàn)存在困難。另外，隨著數(shù)據(jù)和通信兩者的端到端加密變得普遍，這些密碼函數(shù)也必須以高速重復(fù)執(zhí)行。要安全就是要慢。
[0005]US 2008/0019524 Al描述了一種用于嵌入式系統(tǒng)的低功率AES密碼電路的裝置。所述裝置包括：接口電路，所述接口電路用于輸入和輸出數(shù)據(jù)以及與通用處理器協(xié)作的控制命令；代碼處理單元，所述代碼處理單元用于按添加回合密鑰運(yùn)算、字節(jié)替換密鑰運(yùn)算、移位行運(yùn)算和混合列運(yùn)算的運(yùn)算次序來執(zhí)行回合運(yùn)算；數(shù)據(jù)存儲器，所述數(shù)據(jù)存儲器用于存儲通過接口電路輸入的數(shù)據(jù)和在代碼處理單元處處理的運(yùn)算結(jié)果；數(shù)據(jù)選擇單元，所述數(shù)據(jù)選擇單元用于選擇往返于代碼處理單元和存儲單元的數(shù)據(jù)輸入/輸出；以及控制單元，所述控制單元用于控制代碼處理單元、存儲單元和數(shù)據(jù)選擇單元，使得對從接口電路輸入的數(shù)據(jù)重復(fù)地執(zhí)行設(shè)定回合的回合運(yùn)算，并且在最后一個回合期間對移位行運(yùn)算結(jié)果值和秘密密鑰執(zhí)行添加回合密鑰運(yùn)算。
[0006]期望提供密碼運(yùn)算的有效實現(xiàn)方式。例如，期望提供可在低資源嵌入式系統(tǒng)內(nèi)和/或在高速數(shù)據(jù)處理運(yùn)算中使用，同時在后量子環(huán)境中提供抵抗攻擊的能力的實現(xiàn)方式。

技術(shù)實現(xiàn)思路

[0007]本專利技術(shù)的各方面在所附獨立權(quán)利要求中陳述。然后本專利技術(shù)的某些變型在隨附從屬權(quán)利要求中陳述。
附圖說明
[0008]現(xiàn)將參考附圖僅以舉例的方式來描述本專利技術(shù)的實例，在附圖中：
[0009]圖1是示出根據(jù)一個實例的用于密碼運(yùn)算的協(xié)處理器的示意圖；
[0010]圖2是示出根據(jù)一個實例的密碼片上系統(tǒng)的示意圖；
[0011]圖3是示出根據(jù)一個實例的耦接到計算設(shè)備內(nèi)的系統(tǒng)總線的用于密碼運(yùn)算的協(xié)處理器的示意圖；
[0012]圖4是示出根據(jù)一個實例的算術(shù)引擎的運(yùn)算的示意圖；
[0013]圖5A是示出根據(jù)一個實例的多維數(shù)據(jù)陣列的示意圖；
[0014]圖5B是示出根據(jù)一個實例的算術(shù)單元可如何迭代地應(yīng)用于一組多維數(shù)據(jù)陣列的示意圖；
[0015]圖6是示出根據(jù)一個實例的源數(shù)據(jù)可如何在輸入時移位的示意圖；
[0016]圖7是示出根據(jù)一個實例的主處理單元和輔助處理單元可如何通過系統(tǒng)總線訪問數(shù)據(jù)的示意圖；
[0017]圖8是示出一組示例性控制寄存器的表格；
[0018]圖9是示出根據(jù)一個實例的執(zhí)行密碼運(yùn)算的方法的流程圖；并且
[0019]圖10是用于與示例性布爾運(yùn)算一起使用的表格。
具體實施方式
[0020]本文所述的某些實例涉及一種允許處理單元高效地執(zhí)行密碼運(yùn)算的協(xié)處理器。協(xié)處理器具有算術(shù)單元，所述算術(shù)單元被配置為使用從存儲器加載的位序列來執(zhí)行離散二進(jìn)制算術(shù)。這些位序列可以是位塊，并且因此協(xié)處理器可稱為一種形式的“位塊傳送器”，即用于移動和操縱存儲器中的位塊的硬件輔助系統(tǒng)(其中術(shù)語“位塊傳送器”來自施樂奧拓計算機(jī)的“BitBLT”(位塊傳送)微代碼指令)。協(xié)處理器可被配置用于某些函數(shù)的快速低功率計算，所述函數(shù)包括用于密碼運(yùn)算的低級構(gòu)建塊。這些函數(shù)可包括布爾邏輯和/或整數(shù)算術(shù)。這樣，處理單元可有效地將用于密碼運(yùn)算的資源密集型計算卸載到協(xié)處理器，所述協(xié)處理器作為專用且安全的硬件設(shè)備進(jìn)行操作。協(xié)處理器可提供從處理單元的角度來看是原子級的低級位運(yùn)算。因此，協(xié)處理器可允許快速地計算許多高級密碼運(yùn)算，包括“后量子”安全的那些運(yùn)算。
[0021]在本文所述的某些實例中，協(xié)處理器可用于從互聯(lián)網(wǎng)服務(wù)器到嵌入式設(shè)備的廣泛多種計算系統(tǒng)中。在一種實現(xiàn)方式中，協(xié)處理器可提供為較廣泛密碼片上系統(tǒng)(SoC)的一部分，它可允許許多低成本嵌入式設(shè)備實現(xiàn)“后量子”密碼學(xué)并提供“后量子”安全系統(tǒng)。例如，由協(xié)處理器的算術(shù)引擎實現(xiàn)的函數(shù)可允許例如通過卸載諸如整數(shù)加法、減法和乘法的許多常見低級二進(jìn)制邏輯函數(shù)來快速地執(zhí)行基于代碼或格的密碼運(yùn)算。協(xié)處理器可被配置或預(yù)編程有一組可用函數(shù)，所述可用函數(shù)可由處理單元通過協(xié)處理器的控制寄存器中的函數(shù)標(biāo)志或變量來選擇。協(xié)處理器可能夠通過避免加載和解釋處理單元所需的不同指令來更快速地計算某些函數(shù)。例如，所述一組可用函數(shù)可在可編程微電路系統(tǒng)中硬配置并且被配置為訪問源寄存器和目的地寄存器布置中的數(shù)據(jù)，其中數(shù)據(jù)是基于由地址生成器針對算術(shù)引擎的每次迭代生成的存儲器地址提取和存儲的。當(dāng)與嵌入式和資源有限的目標(biāo)一起使用時，密碼處理器可能特別有益。
[0022]圖1示出密碼協(xié)處理器110的實例100。在圖1中，密碼協(xié)處理器110包括一組控制寄存器115、控制邏輯120、算術(shù)引擎125和地址生成器130。密碼協(xié)處理器110可使用編程的現(xiàn)場可編程門陣列(FPGA)或?qū)Ｓ眉呻娐?ASIC)來實現(xiàn)。密碼協(xié)處理器110的部件可使用硬件描述語言(HDL)來配置。在某些情況下，密碼協(xié)處理器110的不同部件可使用專用邏輯電路系統(tǒng)、ASIC、FPGA和固件指令中的一者或多者來實現(xiàn)。在一種情況下，密碼協(xié)處理器110的功能性可通過微代碼和固件更新中的一者或多者來提供。在這種情況下，可能需要對微代碼進(jìn)行認(rèn)證來確保安全。
[0023]密碼協(xié)處理器110被設(shè)計用于與外部或主處理單元一起使用。這在圖2的實例200中示出，其中密碼協(xié)處理器110通過系統(tǒng)總線230通信地耦接到中央處理單元(CPU)220。系統(tǒng)總線230可包括數(shù)據(jù)總線和地址總線中的一者或多者。圖2的實例200示出形成密碼片上系統(tǒng)240的一部分的密碼協(xié)處理器110和中央處理單元220。這可嵌入到從智能卡到服務(wù)器主板的一系列設(shè)備中。替代地，密碼協(xié)處理器11本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點】

【技術(shù)特征摘要】
【國外來華專利技術(shù)】1.一種用于密碼運(yùn)算的協(xié)處理器，所述協(xié)處理器通信地耦接到外部處理單元，所述協(xié)處理器包括：一組控制寄存器，所述一組控制寄存器能夠由所述外部處理單元寫入；算術(shù)引擎，所述算術(shù)引擎用于對存儲在一組源寄存器中的二進(jìn)制數(shù)據(jù)執(zhí)行函數(shù)，并且將所述函數(shù)的輸出存儲在至少一個目的地寄存器中，所述函數(shù)被應(yīng)用于存儲在所述一組源寄存器內(nèi)的表示整數(shù)值的一組相應(yīng)位序列，所述函數(shù)選自包括布爾邏輯和整數(shù)算術(shù)中的一者或多者的函數(shù)集；地址生成器，所述地址生成器用于確定用于將來自存儲器的二進(jìn)制數(shù)據(jù)加載到所述一組源寄存器中的一組源地址以及用于將來自所述至少一個目的地寄存器的二進(jìn)制數(shù)據(jù)存儲在存儲器中的至少一個目的地地址；以及控制邏輯，所述控制邏輯用于基于存儲在所述一組控制寄存器中的值控制所述算術(shù)引擎和所述地址生成器的運(yùn)算，其中，控制器被配置為基于所述一組控制寄存器中的至少一個值從所述函數(shù)集選擇所述函數(shù)。2.根據(jù)權(quán)利要求1所述的協(xié)處理器，其中，至少所述一組控制寄存器能夠作為存儲器映射資源由所述外部處理單元訪問。3.根據(jù)權(quán)利要求1或權(quán)利要求2所述的協(xié)處理器，包括：內(nèi)部存儲器，所述內(nèi)部存儲器是所述外部處理單元能夠訪問的；其中，所述一組源地址和所述至少一個目的地地址包括所述內(nèi)部存儲器內(nèi)的地址，并且其中，所述內(nèi)部存儲器能夠作為存儲器映射資源由所述外部處理單元訪問。4.根據(jù)權(quán)利要求1或權(quán)利要求2所述的協(xié)處理器，包括：外部存儲器接口，所述外部存儲器接口用于將所述協(xié)處理器通信地耦接到外部存儲器，所述外部存儲器是所述外部處理單元的存儲器，其中，所述一組源地址和所述至少一個目的地地址包括所述外部存儲器內(nèi)的地址。5.根據(jù)權(quán)利要求1至4中任一項所述的協(xié)處理器，其中，所述控制邏輯在一組迭代內(nèi)應(yīng)用所述算術(shù)引擎和所述地址生成器以對與多個源相關(guān)聯(lián)的二進(jìn)制數(shù)據(jù)執(zhí)行運(yùn)算并輸出與目的地相關(guān)聯(lián)的二進(jìn)制數(shù)據(jù)，其中，在所述一組迭代內(nèi)，所述地址生成器確定與每個源的數(shù)據(jù)矩陣相關(guān)聯(lián)的一組源地址和與所述目的地的數(shù)據(jù)矩陣相關(guān)聯(lián)的一組目的地地址，并且其中，在所述一組迭代內(nèi)，算術(shù)單元被應(yīng)用于所述多個源的所述數(shù)據(jù)矩陣以輸出目的地的所述數(shù)據(jù)矩陣。6.根據(jù)權(quán)利要求5所述的協(xié)處理器，其中，所述地址生成器基于存儲在所述一組控制寄存器內(nèi)的值確定表示相應(yīng)數(shù)據(jù)矩陣內(nèi)的可編程路徑的源地址和目的地地址。7.根據(jù)權(quán)利要求6所述的協(xié)處理器，其中，存儲在所述一組控制寄存器內(nèi)的所述值指示：所述多個源的起始地址；以及所述數(shù)據(jù)矩陣的兩個維度中的每一個的正增量或負(fù)增量，所述增量是針對所述算術(shù)引擎的迭代應(yīng)用的。8.根據(jù)權(quán)利要求1至7中任一項所述的協(xié)處理器，其中，地址生成器被配置為確定內(nèi)部
雙端口存儲器內(nèi)的地址，并且所述一組源寄存器包括三個內(nèi)部源寄存器。9.根據(jù)權(quán)利要求1至8中任一項所述的協(xié)處理器，包括：一組影子寄存器，所述一組影子寄存器對應(yīng)于所述一組源寄存器，其中，響應(yīng)于將來自所述一組源地址的數(shù)據(jù)復(fù)制到所述一組源寄存器中的相應(yīng)源寄存器的指令，所述協(xié)處理器被配置為將所述一組源寄存器內(nèi)的先前值存儲在所述一組影子寄存器中。10.根據(jù)權(quán)利要求9所述的協(xié)處理器，其中，對于給定源，所述協(xié)處理器被配置為從對應(yīng)的源寄存器和影子寄存器的組合讀取加窗數(shù)據(jù)部分，并且其中，所述一組控制寄存器指示用于控制數(shù)據(jù)的加窗部分的位置的移位參數(shù)。11.根據(jù)權(quán)利要求1至10中任一項所述的協(xié)處理器，其中，整數(shù)算術(shù)包括整數(shù)乘法、整數(shù)減法和整數(shù)加法中的一者或多者。12.根據(jù)權(quán)利要求1至11中任一項所述的協(xié)處理器，其中，所述函數(shù)集包括用于基于代碼和基于格的密碼學(xué)中的一者或多者的子函數(shù)。13.根據(jù)權(quán)利要求1至12中任一項所述的協(xié)處理器，其中，所述協(xié)處理器是通過至少一個處理單元將函數(shù)標(biāo)識符寫入所述一組控制寄存器...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：馬爾庫尤哈尼，
申請(專利權(quán))人：PQ盾牌有限公司，
類型：發(fā)明
國別省市：