本發(fā)明專利技術(shù)提供了一種接地彈跳的測試方法及系統(tǒng)，所述方法包括基于電源芯片與控制器之間串阻的在位情況，判斷主板的狀態(tài)；根據(jù)所述主板狀態(tài)，控制CPU與CPU電源控制器之間通信的上拉方式；CPU端運(yùn)行接地彈跳測試腳本，調(diào)整CPU電壓，記錄并對比電源軌的變化。本發(fā)明專利技術(shù)通過檢測電源芯片和控制器CPLD之間串阻R1的在位情況，來判斷主板狀態(tài)，并基于主板狀態(tài)，確定CPU與電源控制器(VR Controller)之間通信的上拉方式，確保在PVNN_CPU不上電的情況下，兩者還可以正常通信，在進(jìn)行接地彈跳測試時(shí)，擺脫了對廠商測試治具的依賴，通過CPU進(jìn)行測試腳本的控制，對CPU的電壓進(jìn)行靈活調(diào)制，同時(shí)避免了對電源芯片的燒錄影響。對電源芯片的燒錄影響。對電源芯片的燒錄影響。
【技術(shù)實(shí)現(xiàn)步驟摘要】
一種接地彈跳的測試方法及系統(tǒng)
[0001]本專利技術(shù)涉及服務(wù)器主板測試
，尤其是一種接地彈跳的測試方法及系統(tǒng)。
技術(shù)介紹
[0002]隨著服務(wù)器性能的高速發(fā)展，服務(wù)器的數(shù)據(jù)處理與數(shù)據(jù)吞吐量越來越大，因此服務(wù)器主板的功耗也越來越大。在有限的PCB面積上的Layout質(zhì)量高低直接決定著主板工作的穩(wěn)定性。為了保證主板工作的穩(wěn)定，尤其是CPU供電的穩(wěn)定，英特爾對于其CPU底部電容的擺放有著嚴(yán)格的要求，同時(shí)為了確定在功耗需求最大的VCCIN電源負(fù)載大幅度改變時(shí)，其地噪聲不會對其他電源軌(power rail)造成太大的影響，英特爾要求測試在VCCIN做最大Step的動態(tài)負(fù)載變化時(shí)，測試其余power rail的電壓受影響程度，也就是測試Ground Bounce Noise Test(接地彈跳噪聲測試)。
[0003]具體測試方法為：按照英特爾CPU電源測試規(guī)范中的測試條件，首先保證VCCIN以外其余Power rail無輸出(該P(yáng)ower rail芯片不工作)，然后對VCCIN在1.83V的電壓下進(jìn)行最大負(fù)載跨度的動態(tài)測試(例：Step為118A
?
446A；Slew rate為1081A/us)，分別量測除VCCIN以外的Power rail在VCCIN加載前和加載后電壓值的變化，來測試地噪聲的影響。如圖1所示，英特爾設(shè)計(jì)指導(dǎo)中要求正常工作時(shí)，CPU和VR Controller(電源控制器)之間通信的差分信號線CLK和DATE是要用CPU的VNN_MAIN上拉，即圖中的命名PVNN_CPU。CPLD控制每一個(gè)Power Rail的使能路徑上串一0ohm電阻，例如圖1的PVNN_CPU，測試時(shí)斷開圖1中的0ohm電阻，可保證PVNN_CPU不工作(其余除VCCIN外Power rail一樣斷開)；采用VCCIN電源芯片廠商的調(diào)試治具訪問VCCIN的控制器，通過調(diào)試治具將VCCIN的電壓改成1.83V(正常開機(jī)后VCCIN電壓為1.8V)，并將該修改內(nèi)容寫死在寄存器中(如果不寫死，斷電重啟主板依然會是1.8V)；記錄VCCIN以外各個(gè)Power Rail在不工作情況下的最大值和最小值；運(yùn)行VCCIN動態(tài)測試腳本(1.83V；step118A
?
446A；slewrate1081A/us)，記錄此時(shí)VCCIN以外各個(gè)Power Rail的最大值和最小值；對比各個(gè)Power Rail前后差距。
[0004]現(xiàn)有測試防方式去掉0ohm電阻后，由于PVNN_CPU不上電，因此CPU和VR Controller之間無法通信，因此腳本運(yùn)行修改VCCIN電壓為1.83無法實(shí)現(xiàn)，只能通過接廠商治具調(diào)試修改。
技術(shù)實(shí)現(xiàn)思路
[0005]本專利技術(shù)提供了一種接地彈跳的測試方法及系統(tǒng)，用于解決現(xiàn)有測試方式需依賴廠商治具的問題。
[0006]為實(shí)現(xiàn)上述目的，本專利技術(shù)采用下述技術(shù)方案：
[0007]本專利技術(shù)第一方面提供了一種接地彈跳的測試方法，所述方法包括以下步驟：
[0008]基于電源芯片與控制器之間串阻的在位情況，判斷主板的狀態(tài)；
[0009]根據(jù)所述主板狀態(tài)，控制CPU與CPU電源控制器之間通信的上拉方式；
[0010]CPU端運(yùn)行接地彈跳測試腳本，調(diào)整CPU電壓，記錄并對比電源軌的變化。
[0011]進(jìn)一步地，所述基于電源芯片與控制器之間串阻的在位情況，判斷主板的狀態(tài)具體為：
[0012]采集所述串阻輸入端和輸出端電壓V1、V3，輸出端電壓V3經(jīng)開關(guān)電路輸出電壓V2，電壓V1和V2作為邏輯與門U1的輸入，所述邏輯與門的輸出經(jīng)BMC連接所述控制器；
[0013]當(dāng)所述串阻在位時(shí)，U1的輸出為低電平，主板為常規(guī)狀態(tài)；
[0014]當(dāng)所述串阻不在位時(shí)，U1的輸出為高電平，主板為測試狀態(tài)。
[0015]進(jìn)一步地，所述開關(guān)電路包括MOS管，所述MOS管的柵極連接V3，漏極分別連接供電端和輸出V2，源極接地。
[0016]進(jìn)一步地，所述上拉方式包括：通過PVNN_CPU控制CPU與CPU電源控制器之間通信的上拉，以及通過PVNN_PCH控制CPU與CPU電源控制器之間通信的上拉；
[0017]所述PVNN_CPU控制與PVNN_PCH控制為主備用關(guān)系。
[0018]進(jìn)一步地，所述根據(jù)所述主板狀態(tài)，控制CPU與CPU電源控制器之間通信的上拉方式具體為：
[0019]當(dāng)主板為常規(guī)狀態(tài)時(shí)，控制器輸出低電平，通過PVNN_CPU控制上拉；
[0020]當(dāng)主板為測試狀態(tài)時(shí)，控制器輸出高電平，PVNN_PCH線路導(dǎo)通，通過PVNN_PCH控制上拉。
[0021]進(jìn)一步地，所述控制器為CPLD。
[0022]本專利技術(shù)第二方面提供了一種接地彈跳的測試系統(tǒng)，所述系統(tǒng)包括：
[0023]檢測與判斷單元，基于電源芯片與控制器之間串阻的在位情況，判斷主板的狀態(tài)；
[0024]控制單元，根據(jù)所述主板狀態(tài)，控制CPU與CPU電源控制器之間通信的上拉方式；
[0025]測試單元，CPU端運(yùn)行接地彈跳測試腳本，調(diào)整CPU電壓VCCIN，記錄并對比電源軌的變化。
[0026]進(jìn)一步地，所述檢測與判斷單元包括控制器，以及與控制器連接的串阻R1，所述串阻R1的一端V1接入邏輯與門U1的其一輸入端，另一端V3經(jīng)開關(guān)電路接入邏輯與門U1的另一輸入端，所述邏輯與門U1的輸出端經(jīng)BMC連接控制器，所述串阻R1的另一端還連接電源芯片PVNN_CPU的使能端。
[0027]進(jìn)一步地，所述開關(guān)電路包括MOS管Q1，所述MOS管Q1的柵極連接V3，漏極接地，源極通過電阻R2連接供電端，且源極輸出電壓V2。
[0028]進(jìn)一步地，所述控制單元包括電阻R5和電阻R6，所述電阻R5、R6的一端均連接PVNN_CPU，另一端分別連接CLK和DAT線路；所述控制單元還包括電阻R3和R4，所述電阻R3的一端連接PVNN_PCH，另一端連接MOS管Q2的漏極，所述MOS管Q2的源極連接CLK線路，柵極連接控制器，所述電阻R4的一端連接PVNN_PCH，另一端連接MOS管Q3的漏極，所述MOS管Q3的源極連接DAT線路，柵極連接控制器；所述CLK和DAT線路為CPU與電源控制器之間的通信線路。
[0029]本專利技術(shù)第二方面的所述網(wǎng)絡(luò)服務(wù)的控制裝置能夠?qū)崿F(xiàn)第一方面及第一方面的各實(shí)現(xiàn)方式中的方法，并取得相同的效果。
[0030]
技術(shù)實(shí)現(xiàn)思路
中提供的效果僅僅是實(shí)施例的效果，而不是專利技術(shù)所有的全部效果，上述技術(shù)方案中的一個(gè)技術(shù)方案具有如下優(yōu)點(diǎn)或有益效果：
[0031]本專利技術(shù)通過檢測電源芯片和控制器CPLD之間串阻R1的在位情況，來判斷主板狀態(tài)，并基于主板狀態(tài)，確定CPU與電源控制器(VR Controller)之間通信的上拉方式，確保在
PVNN_CPU不上電的情況下，兩者還可以正常通信，在進(jìn)行接地彈跳測試時(shí)，擺脫了對廠商測試治具的依賴，通過CPU進(jìn)行測試腳本的控制，對CPU的電壓進(jìn)行靈活調(diào)制，同時(shí)避本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
【技術(shù)特征摘要】
1.一種接地彈跳的測試方法，其特征是，所述方法包括以下步驟：基于電源芯片與控制器之間串阻的在位情況，判斷主板的狀態(tài)；根據(jù)所述主板狀態(tài)，控制CPU與CPU電源控制器之間通信的上拉方式；CPU端運(yùn)行接地彈跳測試腳本，調(diào)整CPU電壓，記錄并對比電源軌的變化。2.根據(jù)權(quán)利要求1所述接地彈跳的測試方法，其特征是，所述基于電源芯片與控制器之間串阻的在位情況，判斷主板的狀態(tài)具體為：采集所述串阻輸入端和輸出端電壓V1、V3，輸出端電壓V3經(jīng)開關(guān)電路輸出電壓V2，電壓V1和V2作為邏輯與門U1的輸入，所述邏輯與門的輸出經(jīng)BMC連接所述控制器；當(dāng)所述串阻在位時(shí)，U1的輸出為低電平，主板為常規(guī)狀態(tài)；當(dāng)所述串阻不在位時(shí)，U1的輸出為高電平，主板為測試狀態(tài)。3.根據(jù)權(quán)利要求2所述接地彈跳的測試方法，其特征是，所述開關(guān)電路包括MOS管，所述MOS管的柵極連接V3，漏極分別連接供電端和輸出V2，源極接地。4.根據(jù)權(quán)利要求2所述接地彈跳的測試方法，其特征是，所述上拉方式包括：通過PVNN_CPU控制CPU與CPU電源控制器之間通信的上拉，以及通過PVNN_PCH控制CPU與CPU電源控制器之間通信的上拉；所述PVNN_CPU控制與PVNN_PCH控制為主備用關(guān)系。5.根據(jù)權(quán)利要求2所述接地彈跳的測試方法，其特征是，所述根據(jù)所述主板狀態(tài)，控制CPU與CPU電源控制器之間通信的上拉方式具體為：當(dāng)主板為常規(guī)狀態(tài)時(shí)，控制器輸出低電平，通過PVNN_CPU控制上拉；當(dāng)主板為測試狀態(tài)時(shí)，控制器輸出高電平，PVNN_PCH線路導(dǎo)通，通過PVNN_PCH控制上拉。6.根據(jù)權(quán)利要求1
?
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：胡兆弟，
申請(專利權(quán))人：蘇州浪潮智能科技有限公司，
類型：發(fā)明
國別省市：
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