本發明專利技術提供一種校正電路。所述的校正電路包含復數個第一阻抗元件、復數個第二阻抗元件，與一第一反饋系統；第一反饋系統系用以選擇Ｍ↓［１］個第一阻抗元件和Ｎ↓［１］個第二阻抗元件，使所述的Ｍ↓［１］個第一阻抗元件與所述的Ｎ↓［１］個第二阻抗元件的第一組合匹配于一第一電阻的一阻抗；第一反饋系統并選擇Ｍ↓［２］個第一阻抗元件和Ｎ↓［２］個第二阻抗元件，使所述的Ｍ↓［２］個第一阻抗元件與所述的Ｎ↓［２］個第二阻抗元件的第二組合大致匹配于所述的第一電阻的所述的阻抗；根據Ｍ↓［１］、Ｎ↓［１］、Ｍ↓［２］與Ｎ↓［２］的值和一目標阻抗，所述的第一反饋系統為復數個第三阻抗元件產生一組第一校正信號，并為復數個第四阻抗元件產生一組第二校正信號。
【技術實現步驟摘要】
本專利技術與高速收發器(transceiver)有關，特別關于用以校正高速收發器的 終端阻抗(termination impedance)的電路。
技術介紹
如何防止信號反射是與高速收發器的設計息息相關的重要議題。當一收 發器連接至一傳輸線，為了達到阻抗匹配并降低信號反射，設計者必須令所 述的收發器的輸出/輸入阻抗大致等于所述的傳輸線的特征阻抗。更明確地說， 當所述的收發器作為一傳輸器(tmnsmitter)時，所述的收發器的輸出阻抗應等 于所述的傳輸線的特征阻抗；當所述的收發器作為一接收器(receiver)時，所述 的收發器的終端阻抗應等于所述的傳輸線的特征阻抗。在集成電路芯片中，幾乎所有晶體管及被動電阻的電阻值或多或少都會 隨著制造工藝、操作電壓、溫度等因素變動。當一收發器的輸出/輸入阻抗因 上述因素變化時，即可能造成阻抗不匹配的現象。因此，適度校正芯片內部 由晶體管及/或被動電阻組成的阻抗是必要的。請參閱圖1，圖1為第6,157,206號美國專利所提出的校正電路的示意圖。 此圖繪示一集成電路100的一部份。 一參考終端元件106耦合至一端點110。 一電阻120耦合于端點110和集成電路100外部的接地點之間，并且通常為 一精密電阻(舉例而言，誤差小于+/-1%)。參考終端元件106與電阻120串聯 后形成一分壓器(voltage divider)。一比較器104具有兩輸入端與一輸出端。比較器104的兩輸入端分別耦合至端點110與一參考電壓源(VREF)。 Vref大致等于集成電路100的電壓供應源的電壓的一半。比較器104用以比較Vref與所 述的分壓器于端點110形成的分壓。比較器104的輸出端則耦合至一控制器102。控制器102可根據比較器104的輸出信號調整參考終端元件106。如果 比較器104的輸出信號顯示端點110的電壓高于Vref，則控制器102會產生 一相對應的輸出，令參考終端元件106的阻抗值增加，以降低端點110的電 壓。相對地，如果比較器104的輸出信號顯示端點110的電壓低于Vref，控 制器102會產生另一輸出，令參考終端元'件106的阻抗值減少，以提高端點 110的電壓。借由這樣的反饋機制，參考終端元件106的阻抗值可被調整為大 致等于電阻120的阻抗值。控制終端元件108與參考終端元件106大致相同，并且為一輸入緩沖器 112的終端阻抗。在上述的反饋機制趨于穩定后，控制器102會將用以調整參 考終端元件106的控制信號提供給控制終端元件108。由于控制終端元件108 與參考終端元件106相同，控制終端元件108還可被調整為大致匹配于電阻 120，借此達成校正控制終端元件108的效果。 一般而言，上述的校正過程持 續進行，并且不影響其他電路(例如輸入緩沖器112)的運作。圖1以校正上拉式(pull-iip)的終端元件為例。于實際應用中，此校正方法 還可用以校正下拉式(pull-down)的終端元件。由于上拉晶體管(pull-up transistor)及下拉晶體管(pull-down transistor)的導電性(conductance)不同，兩者的尺寸也有差異，這兩種晶體管通常需要不同的校正信號。此外， 一集成電 路芯片可能包含復數個區塊(section)，每個區塊又可能需要不同的輸出/輸入阻抗。假設某一區塊的輸出阻抗同時包含上拉及下拉晶體管，則校正所述的區 塊的輸出阻抗至少需要兩個校正接腳和兩個外接電阻。若所述的區塊的輸入 阻抗還同時包含上拉及下拉晶體管，則校正所述的區塊的輸入阻抗還需要增 加兩個校正接腳和兩個外接電阻。因此，根據圖1所示的校正程序，校正集成電路芯片中某一區塊的輸出/ 輸入阻抗至少需要四個校正接腳和四個外接電阻。在現有技術中，對包含多 組收發器的芯片而言，為了要針對制造工藝、電壓、溫度等變異進行阻抗校 正以達到良好的信號品質，勢必得耗費許多的校正接腳和芯片面積。除了耗 費芯片本身的資源之外，每一個與所述的芯片搭配的電路板上還需要許多搭 配校正電路的外接電阻。顯然，此領域需要發展可減少校正接腳和芯片電阻的數量的技術。此外， 如何減少校正電路占用的芯片面積又不降低高速信號品質也為當務之急。
技術實現思路
為解決上述問題，本專利技術提供用以校正阻抗元件的電路及方法。根據本 專利技術，校正一集成電路中的所有收發器的輸出/輸入阻抗僅需一校正接腳與一 外接電阻。根據本專利技術的一較佳具體實施例為一校正電路。所述的校正電路包含復 數個第一阻抗元件、復數個第二阻抗元件，以及一第一反饋系統。所述的第一反饋系統用以選擇M,個所述的第一阻抗元件和N,個所述的第二阻抗元件， 以使所述的M,個第一阻抗元件與所述的N,個第二阻抗元件的一第一組合大 致匹配于一第一電阻的一阻抗。所述的第一反饋系統還用以選擇M2個所述的 第一阻抗元件和N2個所述的第二阻抗元件，以使所述的M2個第一阻抗元件與所述的N2個第二阻抗元件的一第二組合大致匹配于所述的第一電阻的所述的阻抗。根據M^ Ni、 M2與N2的值以及一目標阻抗，所述的第一反饋系統 為復數個第三阻抗元件產生一組第一校正信號，并為復數個第四阻抗元件產 生一組第二校正信號。 附圖說明圖1為現有技術所提出的校正電路的示意圖。圖2繪示根據本專利技術的第一較佳具體實施例的校正電路的電路圖。圖3繪示圖2的第一反饋系統的實施范例。圖4繪示根據本專利技術的第二較佳具體實施例的校正電路的電路圖。圖5繪示阻抗元件的幾種可能的實現方式。附圖標號100:集成電路 102:控制器104:比較器106:參考終端元件跳控制終端元件110:l山上 頓點112:輸入緩沖器120:電阻200:校正電路202:第一反饋系統204、206、 208:端點210:第一阻抗元件220:第二阻抗元件230:第三阻抗元件240:第四阻抗元件215:第一控制信號225:第二控制信號235:第一校正信號245:第二校正信號250:總線260:第一電阻280:集成電路202A:比較器202B:上數/下數計數器400:校正電路402:第一反饋系統403:第二反饋系統404、406、 408:端點410:第一阻抗元件420:第二阻抗元件430:第三阻抗元件440:第四阻抗元件450:第五阻抗元件460:第六阻抗元件415:第一控制信號425:第二控制信號435:第一校正信號445:第二校正信號455:第三校正信號465:第四校正信號405A 、 405B:總線480:集成電路4卯:第一電阻具體實施方式本專利技術的優點與精神可以借由以下的專利技術詳述及附圖得到進一步的了解。本專利技術的一范疇在于提供用以校正阻抗元件的電路及方法。根據本專利技術的第一較佳具體實施例為一校正電路。請參閱圖2，圖2繪示所述的校正電路 200的電路圖。校正電路200位于一集成電路280中，并且包含復數個第一阻 抗元件210、復數個第二阻抗元件220，以及一第一反饋系統202。每一個第一阻抗元件210的尺寸大致相同，并且具有一被表示為X的阻 抗值。每一個第二阻抗元件220的尺寸也大致相同，并且具有一被表示為r 的阻抗值。圖5繪示幾種所述的這些阻抗元件可能的實現方式。各個第一阻抗元件 210與第二阻抗元件220可各自包含一開關及一被動電阻。在上拉本文檔來自技高網...
【技術保護點】
一種校正電路，包含：復數個第一阻抗元件；復數個第二阻抗元件；以及一第一反饋系統，所述的第一反饋系統用以選擇Ｍ↓［１］個所述的第一阻抗元件和Ｎ↓［１］個所述的第二阻抗元件，以使所述的Ｍ↓［１］個第一阻抗元件與所述的Ｎ↓ ［１］個第二阻抗元件的一第一組合大致匹配于一第一電阻的一阻抗（Ｒ１），所述的第一反饋系統還用以選擇Ｍ↓［２］個所述的第一阻抗元件和Ｎ↓［２］個所述的第二阻抗元件，以使所述的Ｍ↓［２］個第一阻抗元件與所述的Ｎ↓［２］個第二阻抗元件的一第二組合大致匹配于所述的第一電阻的所述的阻抗，Ｍ↓［１］、Ｎ↓［１］、Ｍ↓［２］與Ｎ↓［２］為正整數；其中，根據Ｍ↓［１］、Ｎ↓［１］、Ｍ↓［２］與Ｎ↓［２］的值以及一目標阻抗（Ｒ２），所述的第一反饋系統為復數個第三阻抗元件產生一組第一校正 信號，并為復數個第四阻抗元件產生一組第二校正信號。
【技術特征摘要】
...
【專利技術屬性】
技術研發人員：饒哲源，
申請(專利權)人：聯發科技股份有限公司，
類型：發明
國別省市：71[中國|臺灣]
還沒有人留言評論。發表了對其他瀏覽者有用的留言會獲得科技券。