雙擺幅式電荷恢復低功耗電路結構制造技術

一種雙擺幅式電荷恢復低功耗電路結構，包括：第一ＰＭＯＳ管，源極和襯底接在高幅值的脈沖電源，門極和漏極接在Ａ結點和Ｂ結點；第二ＰＭＯＳ管，源極和襯底都接在高幅值的脈沖電源上，門極和漏極接在Ｂ結點和Ａ結點；第一ＮＭＯＳ管，漏極接在Ｂ結點，源極接地，門極接輸入信號；第二ＮＭＯＳ管，漏極接在Ａ結點，源極接地，門極接另一輸入信號；第三ＮＭＯＳ管，其漏極接在輸出結點Ｃ，源極接低擺幅的脈沖電源，門極接Ｂ結點；第四ＮＭＯＳ管，漏極接在輸出結點Ｄ，源極接低擺幅的脈沖電源，門極接在Ａ結點；第五ＮＭＯＳ管，漏極接在輸出結點Ｃ，源極接地，門極接Ａ結點；第六ＮＭＯＳ管，漏極接在輸出結點Ｄ，源極接地，門極接Ａ結點；所有的ＮＭＯＳ管的襯底均接地。（*該技術在2021年保護過期，可自由使用*）

【技術實現步驟摘要】

本專利技術屬于低功耗集成電路設計領域的電路，它是一種新型的半絕熱電路，特別是指一種雙擺幅式電荷恢復低功耗電路結構。P＝∑Ci·Vi2·fi1-4)絕熱電路技術的主要特點是它是電路級的降低電路功耗的一種技術，它采用脈沖電壓源為電路供電，而傳統CMOS電路采用的是直流電壓源供電，由于采用的是脈沖電壓源供電，它可以將電源向電路充放電時消耗在負載電阻上的功耗顯著降低，如圖3所示，其功耗計算公式為Ediss＝C·V2·(R·C/T) 1-5)當T＞＞RC時則Ediss幾乎降為零；此外，它還可以將電路用過的電荷回放給電源存儲起來(理論上說可以全部回放給電源)，即非絕熱功耗為零。而傳統CMOS電路則是直接將這部分電荷泄放到地，這不僅引起電路功耗而且產生大量的熱。絕熱電路技術按其自身的特點一般分為全絕熱電路(Full-adiabatic circuit)和半絕熱電路(Semi-adiabatic circuit)兩類。前者從理論上說可以達到零功耗，但電路中必需利用可逆邏輯來完成電路的功能，這種電路結構復雜而且要用大量的脈沖電源，實現的難度十分的大；而后者相對于前者來說其電路的結構較為簡單，沒有可逆邏輯的限制，電路用到的脈沖電源相對較少，應用起來相對來說比較容易。但這種電路的電荷恢復效率有一理論極限，電路完成邏輯功能時必需消耗一定比例的能量至少為Es＝(1/2)·Cg·Vt2，這部分功耗是非絕熱功耗。由于半絕熱電路這種潛在的巨大實用價值，近年來國際上對半絕熱電路的研究十分活躍，有許多種不同形式的電路和脈沖電源在多種學術期刊上發表。但這些電路都存在許多缺陷，其中比較典型缺陷是電路的非絕熱功耗與電路的負載電容直接相關，功耗隨著負載電容的增大而增加，其電荷的恢復效率很難提高。圖4是由有ECRL(效電荷恢復邏輯)電路構成的反向器，一種經典的半絕熱電路，其中CL為負載電容，Vt為PMOS的閾值電壓，該電路的輸入和輸出都是互補的。其工作機理是這樣的一個周期的脈沖電壓CLK1被分為預充求值時段、保持時段、電荷恢復時段和等待時段四部分，它們分別對應為T1、T2、T3和T4，如圖5所示。在整個T1時間段內，輸入信號IN和INB一直保持穩定，假設IN＝0、INB＝1，則輸出端OUT的電壓在T1內從0逐漸升高到Vdd，對應的其邏輯值從0逐漸變為1。輸出端OUTB則保持為0；在時間段T2內，輸出端一直保持穩定，它直接接到下一級反向器的輸入端，而這一級的電路此時正處于它的預充求值時間段內；其具體情況可參見圖6，ECRL電路的一個簡單應用即一個反向器鏈，它需要四相脈沖電壓源，如圖7所示。在T3時間段內，CLK1的電壓從Vdd逐漸變為0，由于PMOS傳輸低電平時存在閾值損失，所以輸出端OUT的電壓不能降為0。因此，輸出端OUT的電壓只能從Vdd逐漸變為|VtP|。此時間段內，負載電容上的大部分電荷都回放給脈沖電壓源存儲起來了。T4時間段是等待時間，電路的第一級的輸入信號可以在這一時間段內準備好。如果下一周期內輸入信號IN＝1、INB＝0，則負載電容上的殘余電荷則全部泄放到地，其非絕熱功耗為Es＝(1/2)·CL·VtP21-6)我們可以看出負載電容CL越大，電路的非絕熱功耗越大。本專利技術一種雙擺幅式電荷恢復低功耗電路結構，其特征在于其中包括第一PMOS管，其源極和襯底都接在脈沖電源上，其門極和漏極分別接在A結點和B結點上；第二PMOS管，其源極和襯底都接在脈沖電源上，其門極和漏極分別接在B結點和A結點上；第一NMOS管，其漏極接在B結點上，源極接地，門極接輸入信號；第二NMOS管，其漏極接在A結點上，源極接地，門極接另一輸入信號；第三NMOS管，其漏極接在輸出結點C上，源極接低擺幅的脈沖電源，門極接B結點上；第四NMOS管，其漏極接在輸出結點D上，源極接低擺幅的脈沖電源，門極接在A結點上；第五NMOS管，其漏極接在輸出結點C上，源極接地，門極接A結點上；第六NMOS管，其漏極接在輸出結點D上，源極接地，門極接A結點上；以上所述的所有的NMOS管的襯底均接地。其中所述的第一和第二個NMOS管可以用互補的邏輯運算單元和互補的邏輯運算單元反取代，它們可以是任何復雜門，如多輸入的與非門、或門、同或門或者異或門等。其中所述的第五和第六NMOS管可以省去，第三和第四NMOS管的漏極分別接負載電容。其中所述的第一和第二個NMOS管可以用互補的邏輯運算單元和互補的邏輯運算單元反取代，它們可以是任何復雜門，如多輸入的與非門、或門、同或門或者異或門等。其中所述的第五和第六NMOS管N5、N6可以省去，第三和第四NMOS管N3、N4的漏極分別接負載電容CL、CLB。本專利技術的DSCRL電路結合了BCRL(自舉式)電路與Retractile(回縮式)電路兩者的特點，保留了BCRL電路分為兩級操作的工作方式，對負載的驅動則采用Retractile電路的形式，這保證了充放電過程的全絕熱特性，解決了BCRL電路中自舉節點的能量損耗問題。DSCRL電路中驅動負載的NMOS管的柵電容CL、CLB的充放電過程為半絕熱過程，不存在直接的對地放電的問題。在DSCRL電路中，我們還引入了另一項重要的改進，即放棄了在電路中用同一種電平代表邏輯值的方法，基本的思想是在較大的電容負載上采用較低的邏輯電平，在較小的電容負載上采用較高的邏輯電平，將負載上的邏輯電平與負載驅動電路的邏輯電平分開表示。在降低負載上的邏輯電平的同時，負載驅動管的柵電壓可以保持在較高的水平上，有效的解決了傳統的絕熱電路在降低電路工作電壓時電荷恢復效率降低的問題。雙擺幅電荷(DSCRL)對于負載上的邏輯擺幅的唯一限制是必須保證第一級的CMOS鎖存電路正常工作，即擺幅可以隨器件柵長的縮小和器件開啟電壓的降低同步降低。負載驅動電路的邏輯擺幅雖然較高，但只涉及較小的電容。前面曾經提到半絕熱電路的能量消耗極限問題，每擦除一比特的信息都需要消耗一定的能量。在實際的電路中，各節點的電容是大小不一的，如果擦除信息的節點電容較大，能量消耗也會較大。DSCRL電路的作法是將需要擦除信息的節點電容盡量減小，對大電容節點則采取雙擺幅電荷恢復邏輯工作方式，因此功耗特性比較傳統的半絕熱電路有很大的提高。DSCRL電路的所用的六相脈沖電源的波形如圖9所示，六相電源分為三組，每組包括一個高擺幅的脈沖電源和一個低擺幅脈沖電源，擺幅分別為VDDH和VDDL，每組脈沖電源的形式與Retractile Logic(回縮式邏輯)電路相同，由CLK1H完全覆蓋CLK1L。DSCRL電路的電容負載由低擺幅的脈沖電源驅動，對負載充放電的NMOS管則由高擺幅的脈沖電源驅動。DSCRL電路采用流水線方式工作，每一級電路的輸出都可以作為下一級電路的輸入，如用圖9所示的時鐘電源驅動，則由CLK2(CLK1H和CLK1L)驅動的電路單元的輸出可以作為由CLK3(CLK2H，CLK2L)驅動的電路單元的輸入，由CLK3驅動的電路單元的輸出又可以作為CLK1驅動的電路單元的輸入，依此類推，可以構成多級流水線電路，完成特定的邏輯功能。DSCRL為雙端邏輯電路，(圖8所示的為DSCRL反向器單元電路)，P1，P2，N1，N2構成CMOS所存電路，由N3，N4驅動負載。IN本文檔來自技高網...

【技術保護點】
一種雙擺幅式電荷恢復低功耗電路結構，其特征在于：其中包括：第一ＰＭＯＳ管，其源極和襯底都接在高幅值的脈沖電源上，其門極和漏極分別接在Ａ結點和Ｂ結點上；第二ＰＭＯＳ管，其源極和襯底都接在高幅值的脈沖電源上，其門極和漏極分別接在Ｂ結點和 Ａ結點上；第一ＮＭＯＳ管，其漏極接在Ｂ結點上，源極接地，門極接輸入信號；第二ＮＭＯＳ管，其漏極接在Ａ結點上，源極接地，門極接另一輸入信號；第三ＮＭＯＳ管，其漏極接在輸出結點Ｃ上，源極接低擺幅的脈沖電源，門極接Ｂ結點上；第四Ｎ ＭＯＳ管，其漏極接在輸出結點Ｄ上，源極接低擺幅的脈沖電源，門極接在Ａ結點上；第五ＮＭＯＳ管，其漏極接在輸出結點Ｃ上，源極接地，門極接Ａ結點上；第六ＮＭＯＳ管，其漏極接在輸出結點Ｄ上，源極接地，門極接Ａ結點上；以上所述的所有的ＮＭ ＯＳ管的襯底均接地。

【技術特征摘要】

【專利技術屬性】
技術研發人員：李曉民，羅家俊，仇玉林，陳潮樞，
申請(專利權)人：中國科學院微電子中心，
類型：發明
國別省市：11[中國|北京]