分段電路制造技術

諸如數字模擬轉換器器件的混合信號電路，操作執行一系列操作周期。該電路具有一起產生模擬輸出信號的ｎ個電路段。在每個周期，傳遞函數變形部分根據數字輸入信號生成一組ｎ段控制信號，用于所述片段的各自一段，以影響產生ＤＥ模擬輸出信號。使ｎ段控制信號以在各自不同時間的至少兩個不同的次序用于ｎ段，各段之間至少一個次序與下一個次序的差值大于起始順序位置。另外，段控制信號的應用次序改變帶來的段順序位置的修改限制為相對于所述段數ｎ的數目和／或幅值。這在操作周期過程中將傳遞函數變成兩個或更多的不同形式。這減少了不同已制成器件之間的傳遞函數變化，對于給定的制造領域可以提供保證的最小性能的改進或對于給定的性能提供產量的改進。（*該技術在2021年保護過期，可自由使用*）

【技術實現步驟摘要】

本專利技術涉及分段電路，例如數模轉換器。
技術介紹
附圖的圖1表示所謂″電流操縱″型的傳統數模轉換器(DAC)部分。DAC1設計成將m比特的數字輸入字(D1-Dm)轉換成相應的模擬輸出信號。DAC1包括多個(n)完全相同的電流源21到2n，在此n＝2m-1。每個電流源2通過大致恒定的電流I。DAC1另外包括多個分別相應于n個電流源21到2n的差動開關電路41到4n。每個差動開關電路4連接到其相應的電流源2，并將電流源產生的電流I轉換到連接到轉換器第一連接線A的第一端，或連接到轉換器第二連接線B的第二端。每個差動開關電路4接收多個控制信號T1到Tn(由于下面將要解釋的原因稱為″溫度計編碼信號″)的其中一個，并根據有關的信號值選擇第一端或第二端。DAC1的第一輸出電流IA是傳送到差動開關電路第一端的各個電流的總和，DAC1的第二輸出電流IB是傳送到差動開關電路第二端的各個電流的總和。模擬輸出信號是DAC1的第一輸出電流IA加到電阻R產生的電壓VA與轉換器的第二輸出電流加到另一個電阻R產生的電壓VB之間的電壓差VA-VB。在圖1的DAC中，溫度計編碼信號T1到Tn由二進制溫度計譯碼器6從二進制輸入字D1-Dm得到。譯碼器6按照下面工作。當二進制輸入字D1-Dm具有最低值時，溫度計編碼信號T1-Tn使每個差動開關電路41到4n選擇第二端，因此所有的電流源21到2n連接到第二連接線B。在此狀態下，VA＝0和VB＝nIR。模擬輸出信號VA-VB＝-nIR。當二進制輸入字D1-Dm的值逐步增加時，譯碼器6產生的溫度計編碼信號T1到Tn使更多的差動開關電路選擇其各自的第一端(從差動開關電路41開始)，而已經選擇第一端的差動開關電路不會轉換回到第二端。當二進制輸入字D1-Dm具有值i時，前i個差動開關電路41到4i選擇其各自的第一端，而剩余的n-i個差動開關電路4i+1到4n選擇其各自的第二端。模擬輸出信號VA-VB等于(2i-n)IR。附圖的圖2表示三位二進制輸入字D1-D3(即，此例中m＝3)產生溫度計編碼信號的例子。在這種情況下，需要七個溫度計編碼信號T1到T7(n＝2m-1＝7)。如圖2所示，由二進制溫度計譯碼器6生成的溫度計編碼信號T1到Tn跟在所謂的溫度計碼之后，在這種溫度計碼中，已知當觸發第r階信號Tr(設置為″1″)時，所有的低階信號T1到Tr-1將被觸發。溫度計編碼在電流操縱型的+DAC中很普及，因為隨著二進制輸入字的增加，更多的電流源轉換到第一連接線A，而已經轉換到線路A的電流源不會轉換到另一條線B。相應地，DAC的輸入/輸出特征是單調的，輸入字中1的改變導致的低頻干擾脈沖較小。可以理解在圖1結構中電流源2和相應差動開關電路4的數目相當大，特別是當m大于等于6時。例如當m＝6時，n＝63，需要63個電流源和63個差動開關電路。為了處理如此之多的電流源，和允許溫度計信號有效傳送到不同的差動開關電路，已經建議了將電流源和差動開關電路排列成二維網格陣列，每個網格包括一個電流源及其相關的差動開關電路。此排列表示在附圖的圖3中。圖3中，64個網格CLij安排成8×8方形陣列，具有八行八列。圖3中，用于每個網格下標的第一個數字表示該網格所處的行，下標的第二個數字表示該網格所處的列。因此，網格CL18是在行1列8的網格。每個網格CLij包括其自己的電流源2及其自己的差動開關電路4。陣列網格的各個第一端一起連接到DAC的第一連接線A，陣列網格的各個第二端一起連接到DAC的第二連接線B，正如圖1的DAC。分配給圖3網格CLij的數表示網格被觸發(或控制)以從選擇其各個第二端變為選擇其各個第一端的順序。觸發順序符合陣列中網格的物理順序，從行1開始，按列的順序依次觸發行1的網格，隨后行2等等，對于該陣列連續的每一行。圖3這種排列出現的一個問題在于雖然該陣列不同網格的各個電流源2的輸出電流應當均一，實際上網格的實際輸出電流遭受由各種原因引起的非均勻性。例如，沿電源線的電壓降可能沿行或列引起分級的誤差，如附圖的圖4(A)所示。在這種情況下，在有關行或列的前四個網格的電流源具有負誤差，象征每個網格產生低于平均的輸出電流。這些負誤差向著有關行或列中心遞減。有關行或列的剩余網格5到8的電流源具有各自的正誤差，象征每個網格產生高于平均的輸出電流。這些正誤差從行或列的中心到底遞增。包括這陣列芯片內的熱分布可能引起行或列內的對稱誤差，如附圖的圖4(B)所示。在這種情況下，在行或列兩端的網格1、2、7和8的電流源具有負誤差，而行或列中心網孔3到6的電流源具有正誤差。另外，可能存在諸如隨機誤差的其它類型的誤差，在下面將更詳細地討論。網格陣列的最終誤差分布通過疊加所有不同誤差成分產生。圖4(A)和圖4(B)所示的分級和對稱誤差傾向累加并導致較大的整數線性誤差(INL)。例如，想象一下圖4(A)所示的分級誤差分布存在于圖3所示網格陣列的第一行內。在這種情況下，當網格1到4逐漸觸發(由選擇其各自的第二端變為選擇其各自的第一端)時，負誤差累計，當數字輸入碼是4時，達到顯著的總的負誤差。只有當網孔5到8被依次觸發時，屬于這些網格的正誤差開始抵消屬于網格1到4的較大的負誤差。當然，如果存在相應于圖4(A)沿每一列1到8的分級誤差，情形會更壞。在這種情況下，當網格1到8逐漸被觸發時，對于行1八個網孔的每一個出現最大的負誤差(在圖4(A)中位置1的誤差)。同樣，在行2，相應于圖4(A)位置2的負誤差累計八次。因此，在輸入碼增加到32時(相應于觸發行1到4所有的網格)，累積的負誤差的確非常大。累積圖4(B)所示的對稱型誤差時出現類似的問題。由于分級和對稱誤差導致的失配可以通過按照不同于網格陣列物理排列順序的專門順序選擇網格而降低。特別是，在本申請人待審查的歐洲專利EP-A-0929158(相應于英國專利GB-A-2333190)中描述了符合所謂″魔方″順序的專用網格選擇順序，這里并入其全文作為參考。但是即使當使用這種專用網格選擇順序時，也不可避免地會保持不同段所產生各個電流之間的失配。這反過來會引起DAC性能的非線性。在加利福尼亞圣地亞哥1999年3月16-19日的Delta-Sigma數據轉換器研討會Jesper Steensgaard的名稱為″SC Delta-Sigma ADC的結構優化和定標″的論文中建議利用元件(或片段)旋轉以整形DAC元件之間的失配。在此建議中，利用指向數據的旋轉量旋轉這些元件。來自同一研討會Ian Galton的名稱為″用于Delta-Sigma ADC和DAC的失配形成多位DAC″另一篇論文披露了將噪聲從低頻移到高頻的失配形成技術，以改進噪聲形狀。在這些技術中，在高輸出信號頻率上噪聲隨頻率迅速增加，因此必須使用較大的過量抽樣率(例如8或25)以得到有用的結果。來自同一研討會Bob Adams的名稱為″噪聲整形技術的非傳統應用″再一篇論文披露了元件″擾頻″可用于sigma-delta DAC以將失真變成整形后的噪聲。擾頻可以是隨機的，其將噪聲均衡分布于輸出信號期望頻率范圍內外的整個頻譜，或者擾頻可以是指向數據的，其將噪聲移出DC，而噪聲隨頻率幅度逐漸增加。在我們待審查的歐洲申請EP-A-1100203中還建議了本文檔來自技高網...

【技術保護點】
混合信號電路，操作執行一系列操作周期，包括：ｎ個電路片段，一起產生一模擬輸出信號；控制信號產生裝置，在每個所述周期操作以根據數字輸入信號生成一組ｎ段控制信號，用于所述片段的各自一段，以影響產生的模擬輸出信號；和變形裝置，用于使ｎ 段控制信號在各自不同時間以至少兩個不同的次序用于ｎ段，所述次序應當保證至少一個次序與下一個次序的不同在段中大于一個起始順序位置，并且由應用段控制信號的改變帶來的段順序位置的改變數目和／或幅值相對于所述段數ｎ有限。

【技術特征摘要】
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【專利技術屬性】
技術研發人員：伊恩朱索戴迪克，桑杰阿什溫庫馬尤邁德拜海帕特爾，
申請(專利權)人：富士通株式會社，
類型：發明
國別省市：JP[日本]