本公開涉及成膜裝置、成膜方法及半導(dǎo)體裝置的制造方法。成膜裝置(500)具備電極(520)、保持形成有被加工膜(50)的半導(dǎo)體基板(20)的保持部(510)及配置于電極(520)與保持部(510)之間且抑制對被加工膜(50)的表面的一部分的成膜的抑制構(gòu)件(540)。抑制構(gòu)件(540)包括具有多個開口(OP)的格子部(542)和支承格子部(542)的環(huán)部(541)。(542)的環(huán)部(541)。(542)的環(huán)部(541)。
【技術(shù)實現(xiàn)步驟摘要】
成膜裝置、成膜方法及半導(dǎo)體裝置的制造方法
[0001]本申請以2021年3月18日提出申請的在先的日本國專利申請第2021
?
044839號的優(yōu)先權(quán)的利益為基礎(chǔ)，且追求該利益，其內(nèi)容整體通過引用而包含于此。
[0002]本專利技術(shù)的實施方式涉及成膜裝置、成膜方法及半導(dǎo)體裝置的制造方法。
技術(shù)介紹
[0003]在例如NAND型閃速存儲器這樣的半導(dǎo)體裝置的制造工序中，在半導(dǎo)體基板的表面形成被加工膜后，以覆蓋該被加工膜的表面的方式將掩模成膜。
[0004]在以覆蓋板狀的被成膜體的表面整體的方式進行了成膜的情況下，有時會因在所形成的膜中產(chǎn)生的應(yīng)力而在被成膜體產(chǎn)生翹曲。
技術(shù)實現(xiàn)思路
[0005]根據(jù)所公開的一個實施方式，提供能夠抑制被成膜體的翹曲的成膜裝置、成膜方法及半導(dǎo)體裝置的制造方法。
[0006]實施方式的成膜裝置具備：電極；保持部，保持被成膜體；及遮蔽板，配置于電極與保持部之間，抑制對被成膜體的表面的一部分的成膜，遮蔽板包括具有多個開口部的格子部和支承格子部的環(huán)部。
[0007]根據(jù)上述構(gòu)成，能夠提供能抑制被成膜體的翹曲的成膜裝置、成膜方法及半導(dǎo)體裝置的制造方法。
附圖說明
[0008]圖1是示出半導(dǎo)體裝置的構(gòu)成的等效電路圖。
[0009]圖2是示出半導(dǎo)體裝置的構(gòu)成的剖視圖。
[0010]圖3是示出半導(dǎo)體裝置的制造方法的圖。
[0011]圖4是示出半導(dǎo)體裝置的制造方法的圖。
[0012]圖5是示出半導(dǎo)體裝置的制造方法的圖。
[0013]圖6是示出半導(dǎo)體裝置的制造方法的圖。
[0014]圖7是用于對在被成膜體中產(chǎn)生的翹曲進行說明的圖。
[0015]圖8是用于對本實施方式的成膜方法的概要進行說明的圖。
[0016]圖9是示出本實施方式的成膜裝置的構(gòu)成的圖。
[0017]圖10是示出本實施方式的成膜裝置的構(gòu)成的圖。
[0018]圖11是示出本實施方式的成膜方法的圖。
[0019]圖12是示出本實施方式的成膜方法的圖。
[0020]圖13是示出本實施方式的成膜方法的圖。
[0021]圖14是示出本實施方式的成膜方法的圖。
[0022]圖15是示出本實施方式的成膜方法的圖。
[0023]圖16是示出本實施方式的成膜方法的圖。
[0024]圖17是示出本實施方式的成膜方法的圖。
具體實施方式
[0025]以下，一邊參照附圖，一邊對本實施方式進行說明。為了使說明的理解容易，在各附圖中對同一構(gòu)成要素盡量標注同一標號，省略重復(fù)的說明。
[0026]本實施方式的成膜裝置500是在半導(dǎo)體裝置10的制造工序中使用的裝置，構(gòu)成為用于在半導(dǎo)體基板20將掩模100成膜的裝置。在對半導(dǎo)體裝置10的構(gòu)成、由半導(dǎo)體裝置10實現(xiàn)的成膜方法進行說明之前，首先對半導(dǎo)體裝置10的構(gòu)成進行說明。
[0027]半導(dǎo)體裝置10是構(gòu)成為例如NAND型閃速存儲器的半導(dǎo)體存儲裝置。在圖1中，半導(dǎo)體裝置10的構(gòu)成作為等效電路圖而示出。半導(dǎo)體裝置10由多個塊BLK構(gòu)成，但在圖1中，僅圖示了它們中的1個塊BLK。半導(dǎo)體裝置10所具有的其他的塊BLK的構(gòu)成也與圖1所示的構(gòu)成相同。在各芯片中包括包含這多個塊BLK的半導(dǎo)體裝置10。
[0028]如圖1所示，塊BLK包括例如4個串單元SU(SU0～SU3)。另外，各串單元SU包括多個NAND串NS。NAND串NS的各自包括例如8個存儲單元晶體管MT(MT0～MT7)和選擇晶體管ST1、ST2。
[0029]此外，存儲單元晶體管MT的個數(shù)不限于8個，例如也可以是32個、48個、64個、96個。為了提高例如截止(cutoff)特性，選擇晶體管ST1、ST2的各自也可以由多個晶體管而非單個晶體管構(gòu)成。而且，在存儲單元晶體管MT與選擇晶體管ST1、ST2之間也可以設(shè)置有虛設(shè)單元晶體管(dummy cell transistor)。
[0030]存儲單元晶體管MT在選擇晶體管ST1與選擇晶體管ST2之間以串聯(lián)連接的方式配置。一端側(cè)的存儲單元晶體管MT7連接于選擇晶體管ST1的源極，另一端側(cè)的存儲單元晶體管MT0連接于選擇晶體管ST2的漏極。
[0031]串單元SU0～SU3各自的選擇晶體管ST1的柵極分別共同連接于選擇柵極線SGD0～SGD3。選擇晶體管ST2的柵極在處于同一塊BLK內(nèi)的多個串單元SU間共同連接于同一選擇柵極線SGS。處于同一塊BLK內(nèi)的存儲單元晶體管MT0～MT7的控制柵極分別共同連接于字線WL0～WL7。即，字線WL0～WL7及選擇柵極線SGS在同一塊BLK內(nèi)的多個串單元SU0～SU3間共用，而選擇柵極線SGD即使在同一塊BLK內(nèi)也針對每個串單元SU0～SU3單獨設(shè)置。
[0032]在半導(dǎo)體裝置10設(shè)置有m條位線BL(BL0、BL1、
…
、BL(m
?
1))。上述的“m”是表示包含于1個串單元SU的NAND串NS的串數(shù)的整數(shù)。各NAND串NS中的選擇晶體管ST1的漏極連接于對應(yīng)的位線BL。選擇晶體管ST2的源極連接于源極線SL。源極線SL共同連接于塊BLK所具有的多個選擇晶體管ST2的源極。
[0033]存儲于處于同一塊BLK內(nèi)的多個存儲單元晶體管MT的數(shù)據(jù)被一并擦除。另一方面，數(shù)據(jù)的讀出及寫入，對連接于1個字線WL且屬于1個串單元SU的多個存儲單元晶體管MT一并進行。各存儲單元能夠保持由上位位、中位位及下位位構(gòu)成的3位的數(shù)據(jù)。
[0034]也就是說，本實施方式的半導(dǎo)體裝置10，作為數(shù)據(jù)向存儲單元晶體管MT的寫入方式而采用了使1個存儲單元晶體管MT存儲3位數(shù)據(jù)的TLC方式。取代這樣的方案，作為數(shù)據(jù)向存儲單元晶體管MT的寫入方式，也可以采用使1個存儲單元晶體管MT存儲2位數(shù)據(jù)的MLC方
式、使1個存儲單元晶體管MT存儲1位數(shù)據(jù)的SLC方式等。
[0035]連接于1個字線WL且屬于1個串單元SU的多個存儲單元晶體管MT所存儲的1位數(shù)據(jù)的集合被稱作“頁”。在圖1中，對由如上所述的多個存儲單元晶體管MT構(gòu)成的集合之一標注有標號“MG”。
[0036]在如本實施方式這樣在1個存儲單元晶體管MT中存儲3位的數(shù)據(jù)的情況下，在1個串單元SU內(nèi)連接于共用的字線WL的多個存儲單元晶體管MT的集合能夠存儲3頁的量的數(shù)據(jù)。
[0037]在圖2中，半導(dǎo)體裝置10的構(gòu)成作為示意性的剖視圖而示出。如該圖所示，在半導(dǎo)體裝置10中，在半導(dǎo)體基板20上形成有多個NAND串NS。半導(dǎo)體基板20是在其表面形成有p型阱區(qū)的硅基板。半導(dǎo)體基板20作為圖1的源極線SL發(fā)揮功能。
[0038]在半導(dǎo)體基板20的上方層疊有作為選擇柵極線SGS發(fā)揮功能的多個布線層333、作為字線WL發(fā)揮功能的多個布線層332及作為選擇柵極線SGD發(fā)揮功能的多個布線層331。在層疊的布線層333、332、331的各自之間配置有在圖2中未圖示的絕緣層40。
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【技術(shù)保護點】
【技術(shù)特征摘要】
1.一種成膜裝置，具備：電極；保持部，保持被成膜體；及遮蔽板，配置于所述電極與所述保持部之間，抑制對所述被成膜體的表面的一部分的成膜，所述遮蔽板包括具有多個開口部的格子部和支承所述格子部的環(huán)部。2.一種成膜方法，包括：準備被成膜體；和通過使用了遮蔽板的等離子體處理，對所述被成膜體的表面形成具有被進行成膜的第1部分和與所述第1部分相比、被抑制成膜的第2部分的第1膜，所述遮蔽板包括具有多個開口部的格子部和支承所述格子部的環(huán)部。3.根據(jù)權(quán)利要求2所述的成膜方法，還包括如下工序：對所述被...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：近藤祐介，山崎壯一，
申請(專利權(quán))人：鎧俠股份有限公司，
類型：發(fā)明
國別省市：
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