一種可輸出迭代增強信號的腦電放大系統技術方案

本發明專利技術公開了一種可輸出迭代增強信號的腦電放大系統，包括：刺激器模塊，用于產生各類刺激信號來誘發腦電信號；模擬前端模塊，用于對輸入的所有通道的腦電信號進行阻抗匹配并輸出阻抗匹配后的腦電信號到模數轉換模塊中；模數轉換模塊，用于對輸入的腦電信號進行放大和模數轉換生成數字腦電信號，并將數字腦電信號輸出到主處理器模塊中；主處理器模塊，用于實現數字腦電信號的波形增強；主存模塊，用于緩存主處理器模塊輸出的數字腦電信號；本發明專利技術能夠對數字腦電信號進行空間疊加處理及時間域迭代處理，最終輸出增強的數字腦電信號，為后續腦電活動特征的提取與分析提供穩定可靠的基礎。的基礎。的基礎。

【技術實現步驟摘要】
一種可輸出迭代增強信號的腦電放大系統


[0001]本專利技術涉及腦電信號放大的
，尤其是指一種可輸出迭代增強信號的腦電放大系統。

技術介紹

[0002]腦電放大裝置是對人體在進行腦部活動時產生的微弱電信號進行放大的設備。通過腦電放大裝置，微弱的頭皮腦電信號被轉換成能被算法軟件識別的數字信號，從而可對腦電信號或人體狀態進行進一步的分析與識別，腦電信號的放大是腦電研究的基礎。
[0003]通常情況下，腦電放大裝置都配置了外部刺激設備，可以輸出視覺、聽覺或觸覺等相關刺激信號給予被試，用于誘發被試的腦電活動。在進行腦電分析時，以外部刺激發生的時刻為時間基準，檢測后續有用的腦電信息。由于腦電信號極其微弱，外部刺激所誘發的腦電特征難以識別。

技術實現思路

[0004]本專利技術的目的在于為解決現有技術中的不足，提供了一種可輸出迭代增強信號的腦電放大系統，基于對多通道、多個刺激時刻點的信號進行迭代、處理，增強輸出信號，為后續腦電活動特征的提取與分析提供穩定可靠的基礎。
[0005]本專利技術通過下述技術方案實現：1、一種可輸出迭代增強信號的腦電放大系統，包括：
[0006]刺激器模塊，用于產生各類刺激信號來誘發腦電信號；
[0007]模擬前端模塊，用于對輸入的所有通道的腦電信號進行阻抗匹配并輸出阻抗匹配后的腦電信號到模數轉換模塊中；
[0008]模數轉換模塊，用于對輸入的腦電信號進行放大和模數轉換生成數字腦電信號，并將數字腦電信號輸出到主處理器模塊中；
[0009]主處理器模塊，用于控制刺激器輸出各類刺激信號，并將刺激信號發生后所采集的數字腦電信號輸出到主存模塊中，實時記錄各類刺激信號的信息，根據刺激信號的信息對數字腦電信號進行空間疊加處理及時間域迭代處理，以實現數字腦電信號的波形增強；
[0010]主存模塊，用于緩存主處理器模塊輸出的數字腦電信號。
[0011]進一步，所述主處理器模塊采用內置有能夠運行主程序和協處理線程的RAM的微控制單元，所述主程序用于實現對模數轉換模塊的控制、刺激器模塊的信號發生以及刺激狀態記錄，所述協處理線程對外置的主存模塊進行操作，將采集的數字腦電信號進行空間疊加，實現空間增強，然后依據刺激的發生時間，再對數字腦電信號進行時間域迭代增強，最終輸出增強的數字腦電信號。
[0012]進一步，所述主處理器模塊具體執行以下步驟：
[0013]1)主處理器模塊的主程序控制刺激器輸出刺激信號，并記錄刺激時刻；
[0014]2)將刺激發生后所采集的數字腦電信號緩存到主存模塊中，并通知主處理器模塊
的協處理線程刺激發生的時間點、刺激信號的類型以及預期數字腦電信號類型；
[0015]3)協處理線程記錄下刺激發生的時間點后，根據預期數字腦電信號類型對特定通道的數字腦電信號進行緩存；
[0016]4)對協處理線程緩存的數字腦電信號進行預處理操作；
[0017]5)對預處理后的數字腦電信號進行選定通道和空間疊加，從而把選定通道的數字腦電信號壓縮到一個通道中保存；
[0018]6)判斷是否需要對數字腦電信號進行時間域迭代，若不需要則直接進入步驟8)，若需要則進行下一步；
[0019]7)協處理線程對不同時間點的數字腦電信號重復進行步驟3)至步驟5)的操作，以進行時間域迭代，從而實現數字腦電信號波形增強；
[0020]8)協處理線程判斷時間域迭代是否結束或緩存空間是否不足，若時間域迭代已結束或緩存空間不足，則執行步驟10)，若時間域迭代未結束或緩存空間充足，則執行下一步；
[0021]9)判斷是否有下一次刺激發生，若未發生則執行下一步，若有下一次刺激發生，則返回步驟1)；
[0022]10)協處理線程輸出增強波形后的數字腦電信號。
[0023]進一步，在步驟4)，所述預處理操作包括基線消除、陷波和低通濾波。
[0024]進一步，所述模擬前端模塊包括依次電連接的防護電路、RF噪聲抑制電路和緩沖電路，所述模擬前端模塊與模數轉換模塊通訊連接。
[0025]進一步，所述主處理器模塊的SPI接口、數據有效和啟動轉換的功能引腳adc_rdy和adc_start與模數轉換模塊通訊連接，所述主處理器模塊與刺激器模塊通訊連接。
[0026]進一步，所述主存模塊為外部靜態RAM，其與主處理器模塊的FSMC接口通訊連接。
[0027]本專利技術與現有技術相比，具有如下優點與有益效果：
[0028]本專利技術能夠對數字腦電信號進行空間疊加處理及時間域迭代處理，即對多空間、多個刺激時刻點的信號進行迭代，最終輸出增強的數字腦電信號，為后續腦電活動特征的提取與分析提供穩定可靠的基礎，避免產生由于腦電信號極其微弱，外部刺激所誘發的腦電特征難以識別的問題。
附圖說明
[0029]圖1為本專利技術的原理圖。
[0030]圖2為模擬前端模塊的電路原理圖。
[0031]圖3為模數轉換模塊的電路原理圖。
[0032]圖4為主處理器模塊的電路原理圖。
[0033]圖5為主處理器模塊的工作流程圖。
[0034]圖6為主存模塊的電路原理圖。
具體實施方式
[0035]下面結合具體實施例對本專利技術作進一步說明。
[0036]參見圖1至圖6所示，為本實施例所提供的可輸出迭代增強信號的腦電放大系統，以16通道腦電放大系統為例，包括：
[0037]刺激器模塊600，用于產生各類刺激信號來誘發腦電信號；
[0038]模擬前端模塊100，用于對輸入的所有通道的腦電信號進行阻抗匹配并輸出阻抗匹配后的腦電信號到模數轉換模塊中；
[0039]模數轉換模塊(ADC)200，用于對輸入的腦電信號進行放大和模數轉換生成數字腦電信號，并將數字腦電信號輸出到主處理器模塊中；
[0040]主處理器模塊500，用于控制刺激器輸出各類刺激信號，并將刺激信號發生后所采集的數字腦電信號輸出到主存模塊中，實時記錄各類刺激信號的信息，根據刺激信號的信息對數字腦電信號進行空間疊加處理及時間域迭代處理，以實現數字腦電信號的波形增強；
[0041]主存模塊400，用于緩存主處理器模塊輸出的數字腦電信號。
[0042]其中，所述主處理器模塊500通過SPI接口與模數轉換模塊200進行通訊，通訊接口分別為CS、SCK、DI、DO。另外還有數據有效和啟動轉換的功能引腳adc_rdy、adc_start與ADC相連。主處理器模塊選擇STM32F103ZCT，其內置256KB的RAM可以運行主程序和協處理線程，所述主程序用于實現對模數轉換模塊的控制、刺激器模塊的信號發生以及刺激狀態記錄，所述協處理線程對外置的主存模塊操作，將采集的數字腦電信號進行空間疊加，實現空間增強，然后依據刺激的發生時間，再對數字腦電信號進行時間域迭代增強，最終輸出增強的數字腦電信號，具體執行以下步驟：
[0043]1)主處理器模塊的主程序控制刺激器輸出刺激信號本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種可輸出迭代增強信號的腦電放大系統，其特征在于，包括：刺激器模塊，用于產生各類刺激信號來誘發腦電信號；模擬前端模塊，用于對輸入的所有通道的腦電信號進行阻抗匹配并輸出阻抗匹配后的腦電信號到模數轉換模塊中；模數轉換模塊，用于對輸入的腦電信號進行放大和模數轉換生成數字腦電信號，并將數字腦電信號輸出到主處理器模塊中；主處理器模塊，用于控制刺激器輸出各類刺激信號，并將刺激信號發生后所采集的數字腦電信號輸出到主存模塊中，實時記錄各類刺激信號的信息，根據刺激信號的信息對數字腦電信號進行空間疊加處理及時間域迭代處理，以實現數字腦電信號的波形增強；主存模塊，用于緩存主處理器模塊輸出的數字腦電信號。2.根據權利要求1所述的一種可輸出迭代增強信號的腦電放大系統，其特征在于，所述主處理器模塊采用內置有能夠運行主程序和協處理線程的RAM的微控制單元，所述主程序用于實現對模數轉換模塊的控制、刺激器模塊的信號發生以及刺激狀態記錄，所述協處理線程對外置的主存模塊進行操作，將采集的數字腦電信號進行空間疊加，實現空間增強，然后依據刺激的發生時間，再對數字腦電信號進行時間域迭代增強，最終輸出增強的數字腦電信號。3.根據權利要求1所述的一種可輸出迭代增強信號的腦電放大系統，其特征在于，所述主處理器模塊具體執行以下步驟：1)主處理器模塊的主程序控制刺激器輸出刺激信號，并記錄刺激時刻；2)將刺激發生后所采集的數字腦電信號緩存到主存模塊中，并通知主處理器模塊的協處理線程刺激發生的時間點、刺激信號的類型以及預期數字腦電信號類型；3)協處理線程記錄下刺激發生的時間點后，根據預期數字腦電信號類型對特定通道的數字...

【專利技術屬性】
技術研發人員：肖君，李遠清，余天佑，潘家輝，齊菲菲，
申請(專利權)人：人工智能與數字經濟廣東省實驗室廣州，
類型：發明
國別省市：