一種用于串行ＡＴＡ（ＳＡＴＡ）接口的發送器，其特征在于，包括： 發送器電路，它具有差分輸出；以及 阻抗匹配電路，它包括： 一對電阻器，一個所述電阻器和發送器電路的每個差分輸出串聯； 一對電阻器陣列，一個所述陣列和每個所述串聯電阻器并聯，每個所述陣列具有多個可選擇的電阻器； 校準電路，它耦合到所述可選擇的電阻器從而選擇每個陣列中電阻器將其并聯耦合到各個串聯電阻。（*該技術在2023年保護過期，可自由使用*）
【技術實現步驟摘要】
本專利技術涉及阻抗校準電路，尤其涉及用于串行ATA(SATA)發送器的阻抗校準電路。
技術介紹
當前的計算機使用并行ATA硬盤驅動器和其它外圍設備，它們通過40或80線的帶狀電纜連接到控制器。該并行總線接口在數據傳輸速率為133MB/sec時達到其性能極限。該接口將由串行ATA代替，串行ATA處理除了具有更高的數據傳輸速率，還將使用更低的電壓信號。SATA接口使用4個導體的電纜代替80個導體的帶狀電纜。因此消除了和帶狀電纜有關的問題，即在計算機機箱內阻斷氣流和在裝配期間折疊問題。數據以串行形式發送，如具有250mV信號振幅的差分信號對，它遠遠小于用于并行ATA接口的3或5伏的信號振幅。SATA接口將初始具有150MB/sec的數據傳輸速率，用于串行數據傳輸需要1.5Gbps的速度。第二和第三代數據傳輸速率將是300MB/sec和600MB/sec，所需的傳輸速度分別是3.0Gbps和6.0Gbps。將外圍設備連接到控制器的電纜的阻抗隨所用的電纜類型而不同。此外，外圍設備中的接收器電纜的輸入阻抗可以在外圍設備的制造期間改變。在用于SATA裝置的數據傳輸速度時信號反射噪聲成為重要的問題并在緊接著的兩代標準中將變得更加嚴重。在更低頻率時，反射在一個時鐘周期內衰減。在用于SATA的頻率時，系統沒有足夠的時間等待信號反射噪聲的衰減。因此，發送器和接收器阻抗的匹配更加關鍵。由于和并行ATA傳輸相比時傳輸信號的振幅更小使信號反射噪聲問題進一步加重。從美國專利6,064,244可以知道，在阻抗匹配電路中使用上/下計數器。在該專利中，阻抗匹配是對于CMOS數字輸出驅動器的p溝道上拉(pull-up)晶體管和n溝道下拉(pull-down)晶體管。專利技術概述本專利技術的一般目的是提供校準SATA發送器的技術。通過串行ATA(SATA)接口的發送器實現本專利技術的這個和其它目的及特點，該發送器包括具有差分輸出的發送器電路和阻抗匹配電路。阻抗匹配電路具有一對電阻，一個電阻和每個發送器電路的差分輸出串聯。一對電阻陣列，一個陣列和每個串聯電阻并聯，每個陣列具有多個可選擇的電阻。校準電路耦合到在每個陣列中選擇電阻的可選擇的電阻，它將和各個串聯電阻并聯耦合。本專利技術的另一個方面包括串行ATA(SATA)系統，它包括具有差分輸出的發送器電路，差分輸出的每個引線具有串聯電阻。第一和第二電阻陣列并聯耦合到各個一個串聯電阻。發送線耦合到每個電阻陣列的輸出節點，每個發送線都具有特性阻抗。具有輸入阻抗的主機接收器耦合通過每個發送線。校準電路耦合到可選擇的電阻器從而在將并聯耦合到各個串聯電阻器的每個電阻器陣列中選擇電阻器，由此輸出阻抗加以校正到發送線的AC阻抗和主機接收器的DC輸入阻抗。通過校準串行ATA(SATA)發送器的輸出阻抗的方法來提供本專利技術的另一個方面。在發送器差分輸出的每個引線內提供電阻器，每個電阻器耦合到具有特性阻抗的發送線。提供和電阻器并聯的電阻器陣列，每個陣列具有多個可選擇的電阻器。從每個陣列中選擇一個或多個電阻器來校準發送器的輸出阻抗從而以最小誤差與每個發送線的特性阻抗相匹配。本專利技術的又一個方面包括用于比較器的補償校準電路。第一多路調制器將第一輸入耦合到第一信號源和第一基準源之間的比較器。第二多路調制器將第二輸入耦合到第二信號源和第二基準源之間的比較器。邏輯電路耦合到比較器的輸出來檢測其邏輯輸出何時從全部邏輯1變成邏輯1和邏輯0的組合并用于測定邏輯1和邏輯0組合的中間點作為最小誤差點。通過校正比較器內補償的方法提供本專利技術的又一個方面。到比較器的第一輸入耦合在第一信號源和第一基準源之間。到比較器的第二輸入耦合在第二信號源和第二基準源之間。探測比較器的邏輯輸出從全部邏輯1變化到邏輯1和邏輯0組合。將邏輯1和邏輯0組合內的中間點確定為最小誤差點。附圖概述附圖說明圖1是示出本專利技術概念的的示意圖；圖2是使用本專利技術的SATA發送器的示意圖；圖3A是示出當在線性標度內繪出的圖2的電阻陣列264，266中的一個的電阻值而圖3B示出對數標度上描繪的相同的電阻值；圖4是圖2的校準邏輯258的示意圖5示出圖2和4的電路的信號；以及圖6示出圖4中框436的信號。 具體實施例方式圖1所示的電路實現了本專利技術的阻抗校準技術。通過多個并聯電阻器102A，102B，102C…102N提供阻抗校準，其中N是整數。通過相應的晶體管104A，104B，104C…104N選擇每個電阻器。電阻器的共用端連接到電壓源而電阻器的選擇端連接到電阻器106，電阻器106的另一引線接地。每個電阻器104A，104B，104C…104N分別用作由線108A，108B，108C…108N上的信號所控制的開關。這些信號是移位寄存器110的輸出。也可以使用具有類似特性的另一種寄存器裝置。晶體管104打開越多，陣列的阻抗就變得越小。移位寄存器110由觸發器112A，112B，112C…112N組成，且由串行輸入122連接到觸發器112A。移位寄存器內每個觸發器的輸出連接到下一個觸發器的輸入而每個輸出用作移位寄存器的輸出。因此，觸發器112A的輸出連接到線108A，觸發器112B的輸出連接到線108B，觸發器112C的輸出連接到線108C而觸發器112N的輸出連接到線108N。觸發器具有連接到信號LOGIC_CLK的共用時鐘線116且還具有連接到信號CLR的共用復位線114。并聯電阻器102和電阻器106連接處的節點由線140通過多路調制器136的“A”輸入和多路調制器138的“B”輸入連接到比較器130的輸入。多路調制器136的“B”輸入和多路調制器138的“A”輸入連接到電阻器144和148之間的節點146。電阻器144的末端連接到正電壓而電阻器148的末端接地。線132和134上的多路調制器136、138的輸出分別由線124上的信號SELECT_A選擇。線132上的多路調制器136的輸出被提供到比較器130的倒相輸入而線134上的多路調制器138的輸出被提供到比較器130的非倒相輸入。比較器具有差分輸出126、128，它們依次分別是到多路調制器120的“A”和“B”輸入。到被選作線122上輸出的多路調制器120的輸入，并由線124上的信號SELECT_A控制。如果假定信號SELECT_A施加到多路調制器126、136、138來選擇“A”輸入，則節點146的電壓施加到比較器130的非倒相輸入而線140上的電壓被施加到比較130的倒相輸入。隨后，比較器130比較這兩個電壓來產生邏輯輸出，該邏輯輸出通過多路調制器120被提供到移位寄存器110的串行輸入122。當線140上的電壓比節點146上的電壓高時，這是當電阻器102陣列和電阻器106的阻抗比小于電阻器144和148的阻抗比時產生的，則移位寄存器110在線116上的每個時鐘脈沖LOGIC CLK處接收邏輯零信號。這將關閉更多的晶體管104來增加陣列的阻抗。相反地，當線140上的電壓低于節點146的電壓時，移位寄存器將接收一串邏輯一，它將用來打開更多的晶體管104，從而將降低陣列的阻抗。電路將在信號LOGIC_CLK的N周期內穩定，完成阻抗的校準。如果移位寄存器110初始由線114上的信號CLR復位，則可以減少電路完成阻抗校正所需的時間本文檔來自技高網...
【技術保護點】
【技術特征摘要】
【專利技術屬性】
技術研發人員：池奧孝幸，蓮沼隆，難波健治，
申請(專利權)人：德克薩斯儀器股份有限公司，
類型：發明
國別省市：
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