本發明專利技術公開了一種四核CPU芯片布局優化方法和系統包括：配置命令關閉IC設計系統中useful skew環境，通過floorplan整體布局控制芯片大小、擺放memory和pin位置，通過p lace方式設置包括cel l間距、時序、面積和功耗參數，擺放標準單元std cell；根據pl ace結果采用debug net方法在floorplan整體布局階段memory進行調整；重復place方法和debug net方法，并根據時序報告的時序slack、drv violation和“congestion”條件判斷最優獲取最優芯片布局策略，并在useful skew打開環境下重新執行所述最優芯片布局策略。重新執行所述最優芯片布局策略。重新執行所述最優芯片布局策略。
【技術實現步驟摘要】
一種四核CPU芯片布局優化方法和系統
[0001]本專利技術涉及CPU芯片設計
，特別涉及一種四核CPU芯片布局優化方法和系統
技術介紹
[0002]現有的四核CPU內部高速l2 cache(二級緩存)通過數據流布局后，place(布局)采用useful skew(一種可以通過插入buffer來優化時序的方案)，通過place_opt_design命令優化系統的時序，得出結果后返回fp流程。如此經過多次迭代后可得到較為完美的電路布局。然而，現有技術中，若在useful skew打開狀態下進行opt design(電路優化設計)，并根據place結果再進行細微調整，此時調整的結果將變得不可知，甚至在某些情況下變得更差，因此需要更多次數的修改迭代，從而導致芯片布局效率的很低。
技術實現思路
[0003]本專利技術其中一個專利技術目的在于提供一種四核CPU芯片布局優化方法和系統，所述方法和系統在四核CPU中在大量的二級緩存l2 cache塊結構條件下進行電路優化設計，通過關閉useful skew條件下進行芯片平面設計、布局和走線等操作，得到最優指標后再次打開useful skew重新進行布局，從而可以得到更好的時序和電路面積。
[0004]本專利技術另一個專利技術目的在于提供一種四核CPU芯片布局優化方法和系統，所述方法和系統利用在最差時序環境下得到的較理想布局策略應用到正常時序環境下，從而得到較好的時序和電路布局面積。
[0005]本專利技術另一個專利技術目的在于提供一種四核CPU芯片布局優化方法和系統，所述方法和系統在差時序環境下采用中心對稱圖形山行內部，走線逐次減小的芯片布局策略，并在正常時序環境下得到較好的時序和電路芯片面積布局。
[0006]為了實現至少一個上述專利技術目的，本專利技術進一步提供一種四核CPU芯片布局優化方法，所述方法包括：
[0007]配置命令關閉IC設計系統中useful skew環境，并對所述系統初始化；
[0008]通過floorplan整體布局控制芯片大小、擺放memory和pin位置，并添加boundary cell，以及打pg電源網絡；
[0009]通過place方式設置包括cell間距、時序、面積和功耗參數，并擺放標準單元std cell；
[0010]根據place結果采用debug net方法在floorplan整體布局階段以減少buffer插入和減少走線長度原則對memory進行擺放調整；
[0011]重復place方法和debug net方法，并根據時序報告的時序slack、drv violation和“congestion”條件判斷最優獲取最優芯片布局策略，并在useful skew打開環境下重新執行所述最優芯片布局策略。
[0012]根據本專利技術其中一個較佳實施例，所述floorplan整體布局方法包括如下步驟：布
局芯片的高速L2cache模塊的block，采用外部中心對稱，內部凹陷排列的方式布局所述block。
[0013]根據本專利技術另一個較佳實施例，所述系統初始化方法包括：導入預先制定的芯片設計布局數據，用于建立設計布局模型，進一步檢測所述芯片設計布局數據的完整性。
[0014]根據本專利技術另一個較佳實施例，所述floorplan整體布局方法包括：用系統內部guide命令將功能單元往指定區域聚攏，用于形成聚攏的標準單元std cell。
[0015]根據本專利技術另一個較佳實施例，根據所述place結果在floorplan階段調整memory方法包括：挪動memory位置和方向，并調整pin的左右方向，使得減少pin的走線長度。
[0016]根據本專利技術另一個較佳實施例，所述走線長度減少的方法包括：通過調整memory或加入guide方法，使得所述memory位置靠近CPU中心位置，用于減少走線長度。
[0017]根據本專利技術另一個較佳實施例，所述走線長度減少方法還包括：在完成所述memory位置確定后，進一步調整所述memory的凹陷形狀，使得連接memory的clk pin走線最短。
[0018]根據本專利技術另一個較佳實施例，在高速L2cache模塊區域中，memory從對應的pin開始向著所述高速L2cache模塊中間區域走線，并根據memory時序差和pin的net長度進行調整到最佳布局。
[0019]為了實現至少一個上述專利技術目的，本專利技術進一步提供一種四核芯片布局優化系統，所述系統執行上述一種四核CPU芯片布局優化方法。
[0020]本專利技術進一步提供一種計算機可讀存儲介質，所述計算機可讀存儲介質存儲有計算機程序，所述計算機程序可被處理器執行上述一種四核CPU芯片布局優化方法。
附圖說明
[0021]圖1顯示的是本專利技術一種四核CPU芯片布局優化方法的流程示意圖。
[0022]圖2顯示的是本專利技術中高速L2cache模塊區域走線布局結構示意圖。
具體實施方式
[0023]以下描述用于揭露本專利技術以使本領域技術人員能夠實現本專利技術。以下描述中的優選實施例只作為舉例，本領域技術人員可以想到其他顯而易見的變型。在以下描述中界定的本專利技術的基本原理可以應用于其他實施方案、變形方案、改進方案、等同方案以及沒有背離本專利技術的精神和范圍的其他技術方案。
[0024]可以理解的是，術語“一”應理解為“至少一”或“一個或多個”，即在一個實施例中，一個元件的數量可以為一個，而在另外的實施例中，該元件的數量可以為多個，術語“一”不能理解為對數量的限制。
[0025]請結合圖1
?
圖2，本專利技術公開了一種四核CPU芯片布局優化方法和系統，所述方法包括：首先需要預先設置芯片布局環境，本專利技術中系統內部的set_dont_touch_network[all_clocks]命令關閉系統的useful skew，其中useful skew為一種可以通過插入buffer(緩沖器)來優化時序的方法，因此本專利技術在非useful skew環境下進行芯片的布局設計，可以使得芯片在布局設計中避免因為插入的buffer引起的時序優化導致芯片布局中memory(存儲單元)和pin(引腳)的擺放布局合理性的錯誤判斷。因此在關閉useful skew的差時序
環境下得到的合理芯片設計布局策略應用到好時序環境下的芯片設計布局策略將得到更好的設計布局結果。
[0026]具體而言，在完成IC設計系統的環境設置后，進一步在關閉useful skew環境下對所述IC設計系統進行初始化(init)，由于系統的初始化過程需要導入預先配置的芯片設計布局數據，所述芯片設計布局數據包括但不僅限于芯片的大小；memory大小和數量；pin類型和數量；速L2cache模塊布局數據等，上述芯片設計布局數據用于構建芯片設計模型。在完成所述芯片設計布局數據在系統中的輸入后，進一步檢查所述芯片設計布局數據的完整性，并對模型缺失的數據進行報錯，以及根據芯片設計布局策略配置dont us本文檔來自技高網...
【技術保護點】
【技術特征摘要】
1.一種四核CPU芯片布局優化方法，其特征在于，所述方法包括：配置命令關閉IC設計系統中useful skew環境，并對所述系統初始化；通過floorplan整體布局控制芯片大小、擺放memory和pin位置，并添加boundary cell，以及打pg電源網絡；通過place方式設置包括cell間距、時序、面積和功耗參數，并擺放標準單元std cell；根據place結果采用debug net方法在floorplan整體布局階段以減少buffer插入和減少走線長度原則對memory進行擺放調整；重復place方法和debug net方法，并根據時序報告的時序slack、drv violation和“congestion”條件判斷最優獲取最優芯片布局策略，并在useful skew打開環境下重新執行所述最優芯片布局策略。2.根據權利要求1所述的一種四核CPU芯片布局優化方法，其特征在于，所述floorplan整體布局方法包括如下步驟：布局芯片的高速L2cache模塊的block，采用外部中心對稱，內部凹陷排列的方式布局所述block。3.根據權利要求1所述的一種四核CPU芯片布局優化方法，其特征在于，所述系統初始化方法包括：導入預先制定的芯片設計布局數據，用于建立設計布局模型，進一步檢測所述芯片設計布局數據的完整性。4.根據權利要求1所述的一種四核CPU芯片布局優化方法，其特征在于，所述floorplan整體布局方法包括：用系統內部guide命令將功能單元往指...
【專利技術屬性】
技術研發人員：李運，何利蓉，肖文勇，
申請(專利權)人：杭州雄邁集成電路技術股份有限公司，
類型：發明
國別省市：
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