一種受工藝影響小的低溫度系數恒定延時電路制造技術

本發明專利技術涉及一種延時電路，具體說是受工藝影響小的低溫度系數恒定延時電路。它系數恒定延時電路的特點是包括VDD、支路一、支路二、支路三、支路四和支路五。所述VDD與支路一、支路二、支路三和支路四適配連接，用于為支路一、支路二、支路三和支路四提供驅動電壓。所述MOS管N2的柵極接地自偏置產生IREF，所述MOS管N3的漏極、MOS管N1的漏極和支路四通過電流鏡復制IREF，MOS管N3的柵極形成VREF，MOS管P5的漏極通過電流鏡復制支路四的電流。該延時電路的結構簡單，功耗較低。功耗較低。功耗較低。

【技術實現步驟摘要】
一種受工藝影響小的低溫度系數恒定延時電路


[0001]本專利技術涉及一種延時電路，具體說是受工藝影響小的低溫度系數恒定延時電路。

技術介紹

[0002]目前，傳統的延時電路如圖1所示。它的工作原理為當INPUT端觸發信號為高時，V
C1
約等于0,V
C1
小于VREF電壓所以比較器沒有翻轉，U1輸出為低，經過反相器IN1后OUTPUT為高，當INPUT端觸發信號由高變低時，C1開始充電，V
C1
逐漸升高，當V
C1
電壓達到VREF電壓時比較器U1翻轉輸出為高，經過INV1、OUTPUT輸出為低。此電路延時時間雖然比較準確，但電路其需要一個不隨溫度變化的IREF和VREF以及一個比較器，導致電路較為復雜，同時需要給比較器供電，也存在功耗較大的缺點。

技術實現思路

[0003]本專利技術要解決的技術問題是提供一種受工藝影響小的低溫度系數恒定延時電路，該延時電路的結構簡單，功耗較低。
[0004]為解決上述問題，提供以下技術方案：
[0005]本專利技術的受工藝影響小的低溫度系數恒定延時電路的特點是包括VDD、支路一、支路二、支路三、支路四和支路五。所述支路一含有MOS管N2，MOS管N2為耗盡型MOS管，MOS管N2的柵極接地，MOS管N2的源極與電阻R1的一端相連，電阻R1的另一端接地。所述支路二包括MOS管N3，MOS管N3的源極與MOS管N2的源極相連。所述支路三包括MOS管N1，MOS管N1的柵極輸入INPUT，MOS管N1的源極接地，MOS管N1的漏極與MOS管N3的柵極相連，且MOS管N1的漏極與源極間并聯有電容C1。所述支路五包括MOS管P5，所述VDD與MOS管P5的源極相連，所述MOS管N3的漏極與MOS管P5的柵極相連，MOS管P5的漏極與倒相器INV1的輸入端相連，倒相器INV1的輸出端形成OUTPUT。所述VDD與支路一、支路二、支路三和支路四適配連接，用于為支路一、支路二、支路三和支路四提供驅動電壓；所述MOS管N2的柵極接地自偏置產生IREF，所述MOS管N3的漏極、MOS管N1的漏極和支路四通過電流鏡復制IREF，MOS管N3的柵極形成VREF，支路五通過電流鏡復制支路四的電流。
[0006]其中，所述支路一含有MOS管P1，所述VDD與MOS管P1的源極相連，PMOS管P1的漏極與其柵極和所述MOS管N2的漏極相連。
[0007]所述支路二含有MOS管P2，所述VDD與MOS管P2的源極相連，PMOS管P2柵極與所述MOS管P1的柵極相連，MOS管P2的漏極與所述MOS管N3的漏極相連。
[0008]所述支路三含有MOS管P3，所述VDD與MOS管P3的源極相連，PMOS管P3柵極與所述MOS管P1的柵極相連，MOS管P3的漏極與所述MOS管N1的漏極相連。
[0009]所述支路四含有MOS管P4和MOS管N4，所述VDD與MOS管P4的源極相連，PMOS管P4柵極與所述MOS管P1的柵極相連，MOS管P4的漏極與MOS管N4的漏極相連，MOS管N4的漏極與其柵極相連，MOS管N4的源極接地。
[0010]所述支路五含有MOS管N5，PMOS管P5的漏極與MOS管N5的漏極相連，MOS管N5的柵極
與所述MOS管N4的柵極相連，MOS管N5的源極與所述MOS管N4的源極相連。
[0011]采取以上方案，具有以下優點：
[0012]由于本專利技術的受工藝影響小的低溫度系數恒定延時電路的支路一含有MOS管N2，MOS管N2為耗盡型MOS管，MOS管N2的柵極接地，MOS管N2的源極與電阻R1的一端相連，電阻R1的另一端接地，支路二包括MOS管N3，MOS管N3的源極與MOS管N2的源極相連，支路三包括MOS管N1，MOS管N1的柵極輸入INPUT，MOS管N1的源極接地，MOS管N1的漏極與MOS管N3的柵極相連，且MOS管N1的漏極與源極間并聯有電容C1，支路五包括MOS管P5，VDD與MOS管P5的源極相連，MOS管N3的漏極與MOS管P5的柵極相連，MOS管P5的漏極與倒相器INV1的輸入端相連，倒相器INV1的輸出端形成OUTPUT，VDD與支路一、支路二、支路三和支路四適配連接，MOS管N2的柵極接地自偏置產生IREF，MOS管N3的漏極、MOS管N1的漏極和支路四通過電流鏡復制IREF，MOS管N3的柵極形成VREF，支路五通過電流鏡復制支路四的電流。該電路可自形成IREF，并利用形成VREF，從而無需外置IREF和VREF，且利用MOS管N2和MOS管N3形成差分對即可對VREF和V
C1
進行比較，實現延時輸出，從而也無需比較器，大大簡化了整個電路的結構，降低了整個電路的功耗。
附圖說明
[0013]圖1為
技術介紹
中傳統的延時電路的結構示意圖；
[0014]圖2是本專利技術的受工藝影響小的低溫度系數恒定延時電路的結構示意圖；
[0015]圖3是本專利技術的受工藝影響小的低溫度系數恒定延時電路中MOS管N2的GS接地流過DS的電流隨溫度變化波形；
[0016]圖4是本專利技術的受工藝影響小的低溫度系數恒定延時電路中MOS管N2、MOS管N3 GD端相連，S端接地單獨給MOS管N2和MOS管N3 GD到S端加電流測的VGS隨溫度變化的曲線圖；
[0017]圖5是本專利技術的受工藝影響小的低溫度系數恒定延時電路中V
R1
隨溫度變化曲線圖；
[0018]圖6是本專利技術的受工藝影響小的低溫度系數恒定延時電路中為INPUT、V
C1
、MOS管N2的D端和OUTPUT的仿真電壓波形。
具體實施方式
[0019]以下結合附圖對本專利技術作進一步詳細描述。
[0020]如圖1所示，本專利技術的受工藝影響小的低溫度系數恒定延時電路包括VDD、支路一、支路二、支路三、支路四和支路五。所述VDD與支路一、支路二、支路三和支路四適配連接，用于為支路一、支路二、支路三和支路四提供驅動電壓。
[0021]所述支路一含有MOS管P1和MOS管N2，所述VDD與MOS管P1的源極相連，PMOS管P1的漏極與其柵極和所述MOS管N2的漏極相連MOS管N2為耗盡型MOS管，MOS管N2的柵極接地，MOS管N2的源極與電阻R1的一端相連，電阻R1的另一端接地。MOS管N2的柵極接地自偏置產生IREF。
[0022]所述支路二包括MOS管P2和MOS管N3，所述VDD與MOS管P2的源極相連，PMOS管P2柵極與所述MOS管P1的柵極相連，MOS管P2的漏極與所述MOS管N3的漏極相連。所述MOS管N3的源極與MOS管N2的源極相連。所述MOS管P2與MOS管P1形成電流鏡，使得支路二復制IREF。
[0023]所述支路三包括MOS管P3和MOS管N1，所述VDD與MOS管P3的源極相連，PMOS管P3柵極與所述MOS管P1的柵極相連，MOS管P3的漏極與所述MOS管N1的漏本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種受工藝影響小的低溫度系數恒定延時電路，其特征在于，包括VDD、支路一、支路二、支路三、支路四和支路五；所述支路一含有MOS管N2，MOS管N2為耗盡型MOS管，MOS管N2的柵極接地，MOS管N2的源極與電阻R1的一端相連，電阻R1的另一端接地；所述支路二包括MOS管N3，MOS管N3的源極與MOS管N2的源極相連；所述支路三包括MOS管N1，MOS管N1的柵極輸入INPUT，MOS管N1的源極接地，MOS管N1的漏極與MOS管N3的柵極相連，且MOS管N1的漏極與源極間并聯有電容C1；所述支路五包括MOS管P5，所述VDD與MOS管P5的源極相連，所述MOS管N3的漏極與MOS管P5的柵極相連，MOS管P5的漏極與倒相器INV1的輸入端相連，倒相器INV1的輸出端形成OUTPUT；所述VDD與支路一、支路二、支路三和支路四適配連接，用于為支路一、支路二、支路三和支路四提供驅動電壓；所述MOS管N2的柵極接地自偏置產生IREF，所述MOS管N3的漏極、MOS管N1的漏極和支路四通過電流鏡復制IREF，MOS管N3的柵極形成VREF，支路五通過電流鏡復制支路四的電流。2.如權利要求1所述的受工藝影響小的低溫度系數恒定延時電路，其特征在于，所述支路一含有MOS管P1，所述VDD與MOS...

【專利技術屬性】
技術研發人員：陳俊，張明超，
申請(專利權)人：無錫邁爾斯通集成電路有限公司，
類型：發明
國別省市：