本發明專利技術一種振蕩電路，其中的第一反相器與第二反相器分別接收一第一信號與一第二信號，并分別將第一信號以及第二信號反相，以分別輸出第一反相信號與第二反相信號。在第一反相器的輸出端電性連接有一第一電感性負載，在第二反相器的輸出端電性連接有一第二電感性負載。此外，一電容性負載分別電性連接至第一反相器的輸出端與第二反相器的輸出端，分別接收該第一反相信號以及該第二反相信號，其中該電容負載的電容值隨一控制信號改變。本發明專利技術的數字式振蕩電路，由于電路本身是通過數字電路單元實現預期，減少大面積被動式元件如電感電容電阻的使用，同時也減少大面積主動元件如電流源的使用，因此可以減少電路面積，并且可操作在較低的供應電壓。
【技術實現步驟摘要】
本專利技術涉及一種電容負載元件，尤其涉及一種信號延遲電路的電容負載元件。
技術介紹
鎖相回路是傳輸系統必備的模塊之一，主要功能是提供系統操作所需的頻率。 一般的鎖相回路包含頻率相位檢測電路(Frequency Phase Detector)、回 路濾波電路(Loop Filter)、振蕩電路(Oscillator)，除頻器(Frequency Divider)。根據不同的電路實現方式，分為模擬式鎖相回路與數字式鎖相回路。在模擬式鎖相回路(Analog PLL)中，線性式的頻率相位檢測電路比較參考 頻率與回路產生頻率之間的頻率誤差與相位誤差，并將這些誤差轉換為電壓輸 出。為了系統穩定與過濾高頻環境噪聲，會有一回路濾波電路則去過濾此電壓 輸出。接著振蕩電路則根據濾波電路的輸出電壓去調整振蕩頻率。當模擬式鎖 相回路應用于參考頻率是數倍甚至數十倍的系統中時，會再加入一除頻電路將 振蕩電路輸出的頻率予以除頻。在數字式鎖相回路中，非線性式的頻率相位檢測電路只檢測相位的領先與 落后并輸出一位的邏輯1或邏輯0，沒有不同的輸出電壓去比表示不同的相位 誤差。回路濾波器是一由加法器、乘法器與緩存器所組成的數字式濾波器。在 振蕩電路部份則是一個是數字控制振蕩回路，除頻器部分的操作與架構則與模 擬式鎖相回路相同。模擬式鎖相回路的濾波電路會用固定參數的被動電容與電阻來實現，因此 系統效能不容易調整，同時會有較長的鎖定時間。而模塊電路的大都采用差動 對與電流源式的模擬電路組成，所以會對電路尺寸反復地調整與驗證，增加了 設計上的復雜度。然而模擬式的振蕩電路擁有較佳的頻率精準度與較高的振蕩 頻率，振蕩器作法上大致分為高頻率單相位與低頻率多相位兩種，前者是由電 感電容式振蕩電路(LC tank oscillator)提供，后者則是利用延遲緩沖電路組4成的環形振蕩電路提供。數字式鎖相回路通常會使用二進制搜尋方式達到快速鎖定的目的，在回路 濾波器部分可通過緩存器的更新去更新架構參數彈性，同時電路效能的更新與提升也可以通過采用不同種類的標準元件庫(Standard Cell Library)來達成， 因此數字式架構具有高系統整合性與高更新速度。然而效能卻局限于數字控制 振蕩電路而無法使用在相關的高速傳輸系統，就目前數字控制振蕩電路的文獻 而言，振蕩周期約在數十個邏輯門的傳輸延遲，可產生最小的時間分辨率大約 在O. 1個邏輯門的傳輸延遲左右。另外目前的數字控制振蕩電路也無法提供多 重相位的輸出，就O. 18微米制程所提供的元件來說，頻率分辨率約在數ps, 產生的頻率抖動約在數百ps，因此只能運用在輸速度大約在數MHz到數十MHz 的低速傳輸系統。在數字電路工藝提升與系統整合芯片(System on chip)趨勢下，使用高速 數字電路取代部分模擬電路模塊，具有提升系統整合度并降低電路成本的優 點。因此要使頻率供應系統變得容易更新且易于調整，數字式的鎖相回路將是 十分合適的選擇。
技術實現思路
本專利技術所要解決的技術問題在于提供一種數字式振蕩電路，以提升數字式 鎖相回路的操作頻率。所揭露的數字式振蕩電路具有多相位輸出，同時擁有高 頻率分辨率，其頻率分辨率〈0.0001周期，此外也具有高振蕩頻率，其周期小 于io個反相器的傳輸延遲。通過本專利技術所揭露的數字式振蕩電路使得相關的 數字式鎖相回路系統的運用能提升到數百Mbps甚至數GHz的傳輸系統。為實現上述目的，根據本專利技術的一實施例的數字式振蕩電路，其中的第一 反相器與第二反相器分別接收一第一信號與一第二信號，并分別將第一信號以 及第二信號反相，以分別輸出第一反相信號與第二反相信號。在第一反相器的 輸出端電性連接有一第一電感性負載，在第二反相器的輸出端電性連接有一第 二電感性負載。此外， 一電容性負載分別電性連接至第一反相器的輸出端與第 二反相器的輸出端，分別接收該第一反相信號以及該第二反相信號，其中該電 容負載的電容值隨一控制信號改變。根據本專利技術的數字式振蕩電路，具備高頻率分辨率(分辨率小于0.00015個頻率周期)，高振蕩頻率(振蕩周期小于io個標準反相器延遲)與多重相位輸出(〉2相位)。根據本專利技術的數字式振蕩電路，其中的信號延遲電路以數字方式實現，相較于模擬設計方式，設計復雜度上也相對降低，對于電路效能的調整是通過改變數字電路單元的組合，而不須要各別對每個晶體管的尺寸做微調，因此，當工藝轉移時所花費的再次設計時間較少。根據本專利技術的數字式振蕩電路，由于電路本身是通過數字電路單元實現預期，減少大面積被動式元件如電感電容電阻的使用，同時也減少大面積主動元件如電流源的使用，因此可以減少電路面積，并且可操作在較低的供應電壓。以下結合附圖和具體實施例對本專利技術進行詳細描述，但不作為對本專利技術的限定。附圖說明圖1為本專利技術實施例所揭露的數字控制振蕩電路的示意圖；圖2為本專利技術實施例所揭露的數字控制振蕩電路的另一實施例的示意圖；圖3為本專利技術實施例所揭露的數字控制振蕩電路的另一實施例的示意圖；圖4為本專利技術實施例所揭露的數字控制振蕩電路的另一實施例的示意圖；圖5為本專利技術實施例所揭露的數字控制振蕩電路的另一實施例的示意圖；圖6為本專利技術實施例所揭露的數字控制振蕩電路的另一實施例的示意圖；圖7顯示本專利技術所揭露的電容性負載與電感性負載的頻率與阻抗的關系的示意圖8為本專利技術實施例所揭露的電感性負載的小信號模型的示意圖9顯示在不同的1的輸出阻抗值的情況下，&^1與Z的關系的示意圖10為本專利技術實施例所揭露的電容性負載的等效電路圖的示意圖IIA及圖IIB不同控制信號下電容性負載的電容變化示意圖的示意圖12為驗證本專利技術的架構所使用的仿真電路的示意圖13為包含分部模塊的輸出阻抗對頻率的變化圖與綜合效果的輸出阻抗對頻率的變化圖的示意圖14為圖12的時域的模擬結果的示意圖15為圖12的外部控制信號對振蕩頻率的曲線的示意圖；其中，附圖標記:11:第三反相器12:第四反相器21:第一電感式負載電路22:第二電感式負載電路23:第一反相器24:第一傳輸門25:第二反相器26:第二傳輸門30:電容式負載電路31:畫D門32:第一NAND門33:第二NAND門34:第三傳輸門35:第四傳輸門36:第七反相器37:第八反相器38: NOR門40:噪聲減少電路41:第五反相器42:第六反相器43:曲線44:曲線45:曲線46:曲線47:曲線51:PMOS晶體管52: NMOS晶體管53:PMOS晶體管54: PMOS晶體管55:NMOS晶體管56:麗OS晶體管61:曲線62:曲線63:曲線64:曲線Cl:曲線C2:曲線C3:曲線C4:曲線PO:輸出相位Pl:輸出相位P2:輸出相位P3:輸出相位Ctrl:控制信號Ctrlb:控制信號輸入端inb:輸入端OUt:輸出端OUtb:輸出端具體實施例方式請參考圖l，為本專利技術實施例所揭露的數字控制振蕩電路的示意圖，此電路的基本原理是利用電感式負載電路與電容式負載電路產生共振現象，同時通過外部信號去控制電容式負載電路的等效電容值進而微調共振頻率。詳細的運 作與組成說明如下。如圖所示的數字控制振蕩電路由第一電感式負載電路21與第二電感式負載電路22以及一電容式負載電路30組成。第一電感式負載電路21與第二電 感式負載本文檔來自技高網...
【技術保護點】
一種振蕩電路，其特征在于，包括有： 一第一電感性負載電路，接收一第一信號； 一第二電感性負載電路，接收一第二信號，其中該第二信號為該第一信號的反相信號；以及 一電容性負載，分別與該第一電感性負載電路與該第二電感性負載電路連 接，分別接收該第一信號以及該第二信號，其中該電容負載的電容值隨一控制信號改變。
【技術特征摘要】
【專利技術屬性】
技術研發人員：呂鴻文，蘇朝琴，
申請(專利權)人：財團法人工業技術研究院，
類型：發明
國別省市：71[中國|臺灣]
還沒有人留言評論。發表了對其他瀏覽者有用的留言會獲得科技券。