半導體元件結構及其制備方法技術

本公開提供一種具有堆疊式導電插塞的半導體元件結構及其制備方法。該半導體元件結構包含：一第一介電質層，設置在一半導體基底上；一第二介電質層，設置在該第一介電質層上；一第一導電插塞，設置在該第一介電質層中，其中該第一導電插塞的一頂部表面大于該第一導電插塞的一底部表面；以及一第二導電插塞，設置在該第二介電質層中，且直接設置在該第一導電插塞上。插塞上。插塞上。

【技術實現步驟摘要】
半導體元件結構及其制備方法


[0001]本申請案主張美國第17/541,587號專利申請案的優先權(即優先權日為“2021年12月3日”)，其內容以全文引用的方式并入本文中。
[0002]本公開提供一種半導體元件結構及其制備方法，特別是關于一種具有堆疊式導電插塞的半導體元件結構及其制備方法。

技術介紹

[0003]半導體元件對于現代許多應用來說是不可或缺的。隨著電子技術的發展，半導體元件的尺寸越來越小，同時提供更多的功能，并且包括更多的集成電路。由于半導體元件的小型化，晶圓級芯片尺寸封裝(WLCSP)因其成本低、制程相對簡單而被廣泛使用。此外，在這種小型半導體元件中可以實現許多制備的操作。
[0004]然而，半導體元件的制備和積集涉及許多復雜的步驟和操作。半導體元件的制備和積集的復雜性的增加可能會導致缺陷。因此，需要不斷改進半導體元件的制程，以解決這些問題。
[0005]上文的“先前技術”說明僅是提供
技術介紹
，并未承認上文的“先前技術”說明揭示本公開的標的，不設置本公開的先前技術，且上文的“先前技術”的任何說明均不應做為本案的任一部分。

技術實現思路

[0006]本公開的一實施例提供一種半導體元件結構，包括：設置在一半導體基底上的一第一介電質層，以及設置在該第一介電質層上的一第二介電質層。該半導體元件結構更包括設置在該第一介電質層中的一第一導電插塞。該第一導電插塞的一頂部表面大于該第一導電插塞的一底部表面。該半導體元件結構更包括設置在該第二介電質層中并直接設置在該第一導電插塞上的一第二導電插塞。
[0007]在一實施例中，該第一導電插塞的一上部具有突出到該第一介電質層中的一橫向延伸部分。在一實施例中，該第一導電插塞該上部的該橫向延伸部分與該第二介電質層直接接觸。在一實施例中，每個該橫向延伸部分都具有一錐形寬度，從該第二介電質層到該半導體基底逐漸變細。在一實施例中，該半導體元件結構更包括將該第一導電插塞與該第一介電質層和該半導體基底隔開的一第一襯層。在一實施例中，該第一襯層與該第二介電質層直接接觸。
[0008]在一實施例中，該半導體元件結構更包括將該第二導電插塞與該第二介電質層和該第一導電插塞隔開的一第二襯層。在一實施例中，該半導體元件結構更包括設置在該第一介電質層中并穿透該第二介電質層的一第三導電插塞，其中該第一導電插塞和該第二導電插塞設置在一圖案密集區中，而該第三導電插塞設置在一圖案寬松區中。此外，該半導體元件結構更包括一第三襯層，將該第三導電插塞與該半導體基底、該第一介電質層和該第二介電質層隔開。
[0009]本公開的另一實施例提供一種半導體元件結構，包括：設置在該半導體基底上的一第一介電質層，以及設置在該第一介電質層上的一第二介電質層。該半導體元件結構更包括設置在該第一介電質層中的一第一導電插塞。該第一導電插塞的一上部延伸到該第二介電質層中。該半導體元件結構更包括設置在該第二介電質層中并覆蓋該第一導電插塞該上部的一頂部表面和一側壁的一硅化物層，以及設置在該第二介電質層中并直接設置在該第一導電插塞和該硅化物層上的一第二導電插塞。
[0010]在一實施例中，該硅化物層與該第一導電插塞直接接觸。在一實施例中，該硅化物層與該第一介電質層直接接觸。在一實施例中，該半導體元件結構更包括一第一襯層，將該第一導電插塞與該第一介電質層和該半導體基底隔開。在一實施例中，該第一襯層在該硅化物層和該第一導電插塞該上部的該側壁之間延伸。在一實施例中，該半導體元件結構更包括一第二襯層，將該第二導電插塞與該第二介電質層和該硅化物層隔開。
[0011]在一實施例中，該第二襯層與該硅化物層直接接觸。在一實施例中，該半導體元件結構更包括設置在該第一介電質層中并穿透該第二介電質層的一第三導電插塞，其中該第一導電插塞、該硅化物層和該第二導電插塞設置在一圖案密集區中，而該第三導電插塞設置在一圖案松散區中。此外，該半導體元件結構更包括一第三襯層，將該第三導電插塞與該半導體該基底、該第一介電質層和該第二介電質層隔開。
[0012]本公開的另一實施例提供一種半導體元件結構的制備方法，包括：在一半導體基底上形成一第一介電質層，并蝕刻該第一介電質層以形成曝露該半導體基底的一第一開口。該制備方法更包括借由在該第一開口的一頂角移除該第一介電質層的一部分來形成一凹槽，并在該第一開口和該凹槽中形成一第一導電插塞。該制備方法更包括在該第一介電質層上形成一第二介電質層，并蝕刻該第二介電質層以形成曝露該第一導電插塞的一第二開口。此外，該制備方法更包括在該第二開口中形成一第二導電插塞。
[0013]在一實施例中，形成該凹槽的步驟更包括在該第一介電質層上形成一圖案遮罩，其中該第一開口和該第一介電質層在該第一開口周圍的一頂部表面由該圖案遮罩曝露。此外，形成該凹槽的步驟包括使用該圖案遮罩做為遮罩來蝕刻該第一介電質層，以形成與該第一開口相連的該凹槽。在一實施例中，該第一導電插塞具有形成在該凹槽中的一橫向延伸部分，并且每個該橫向延伸部分具有從該第二介電質層到該半導體基底逐漸變細的一錐形寬度。在一實施例中，該第一導電插塞的該橫向延伸部分的至少一部分在該第二開口形成之后由第二介電質層覆蓋。
[0014]在一實施例中，該制備方法更包括形成襯在該凹槽和該第一開口的一第一襯層，并在該第一襯層上形成一第一導電插塞。在一實施例中，該制備方法更包括形成一第二襯層，襯在該第二開口中，并在該第二襯層上形成一第二導電插塞，其中該第二導電插塞借由該第二襯層與該第一導電插塞和該第二介電質層隔開。在一實施例中，該制備方法更包括形成穿透該第一介電質層和該第二介電質層的一第三開口，并形成襯在該第三開口的一第三襯層。此外，該制備方法更括在該第三開口中和該第三襯層上形成一第三導電插塞，其中該第一導電插塞和該第二導電插塞形成在一圖案密集區中，而該第三導電插塞形成在一圖案松散區中。
[0015]本公開的另一實施例提供一種半導體元件結構的制備方法，包括：在一半導體基底上形成一第一介電質層，并蝕刻該第一介電質層以形成曝露該半導體基底的一第一開
口。該制備方法更包括在該第一開口中形成一第一導電插塞，并蝕刻該第一介電質層，使該第一導電插塞的一上部從該第一介電質層的一頂部表面突出。該制備方法更包括形成一硅化物層以覆蓋該第一導電插塞該上部的一頂部表面和一側壁，并在該第一介電質層上形成一第二介電質層。此外，該制備方法更包括蝕刻該第二介電質層以形成曝露該硅化物層的一第二開口，并在該第二開口中形成一第二導電插塞。
[0016]在一實施例中，形成該硅化物層的步驟更包括沉積一多晶硅層，該多晶硅層共形地覆蓋該第一介電質層和該第一導電插塞的該上部，并執行一熱處理制程，將該多晶硅層的一部分轉化為該硅化物層。在一實施例中，該制備方法更包括在執行該熱處理制程之后移除該多晶硅層的一剩余部分。在一實施例中，在形成該第二開口之后，該硅化物層的至少一部分由該第二介電質層覆蓋。在一實施例中，該制備方法更包括形成襯在該第一開口的一第一襯層，并在該第一襯層上形成一第一導電插塞本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種半導體元件結構，包括：一第一介電質層，設置在一半導體基底上；一第二介電質層，設置在該第一介電質層上；一第一導電插塞，設置在該第一介電質層中，其中該第一導電插塞的一頂部表面大于該第一導電插塞的一底部表面；以及一第二導電插塞，設置在該第二介電質層中，且直接設置在該第一導電插塞上。2.如權利要求1所述的半導體元件結構，其中該第一導電插塞的一上部具有突出到該第一介電質層中的一橫向延伸部分。3.如權利要求2所述的半導體元件結構，其中該第一導電插塞的該上部的該橫向延伸部分與該第二介電質層直接接觸。4.如權利要求2所述的半導體元件結構，其中每個該橫向延伸部分都具有一錐形寬度，從該第二介電質層到該半導體基底逐漸變細。5.如權利要求1所述的半導體元件結構，更包括：一第一襯層，將該第一導電插塞與該第一介電質層和該半導體基底隔開。6.如權利要求5所述的半導體元件結構，其中該第一襯層與一硅化物層直接接觸。7.如權利要求6所述的半導體元件結構，更包括：一第二襯層，將該第二導電插塞與該第二介電質層和該第一導電插塞隔開。8.如權利要求1所述的半導體元件結構，更包括：一第三導電插塞，設置在該第一介電質層中并穿透該第二介電質層，其中該第一導電插塞和該第二導電插塞設置在一圖案密集區，該第三導電插塞設置在一圖案松散區；以及一第三襯層，將該第三導電插塞與該半導體基底、該第一介電質層和該第二介電質層隔開。9.一種半導體元件結構的制備方法，包括：形成一第一介電質層于一半導體基底上；蝕刻該第一介電質層，以形成曝露該半導體基底的一第一開口；局部移除該該第一開口的一頂角處的該第一介電質層，以形成多個凹槽；形成一第...

【專利技術屬性】
技術研發人員：周益賢，
申請(專利權)人：南亞科技股份有限公司，
類型：發明
國別省市：