半導體封裝及其制造方法技術

本發明專利技術公開一種半導體封裝及其制造方法，其中該半導體封裝包括芯片堆疊結構。芯片堆疊結構包括芯片堆疊、模塑通孔與連接端子。芯片堆疊包括堆疊的多個芯片結構。每個芯片結構包括芯片、支撐層與重布線層。支撐層設置在芯片的側邊。重布線層設置在芯片與支撐層上。重布線層電連接至芯片。模塑通孔設置在多個重布線層的至少一部分與多個支撐層的至少一部分中。模塑通孔電連接至多個重布線層。連接端子電連接至模塑通孔。接至模塑通孔。接至模塑通孔。

【技術實現步驟摘要】
半導體封裝及其制造方法


[0001]本專利技術涉及一種半導體結構及其制造方法，且特別涉及一種半導體封裝及其制造方法。

技術介紹

[0002]在集成電路的封裝過程中，可將半導體芯片進行堆疊，而形成三維(three
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dimensional，3D)半導體封裝。然而，如何進一步防止芯片在制作工藝中受損、降低制造成本以及提升半導體封裝的電性表現為目前持續努力的目標。

技術實現思路

[0003]本專利技術提供一種半導體封裝及其制造方法，其可防止芯片在制作工藝中受損、降低制造成本以及提升半導體封裝的電性表現。
[0004]本專利技術提出一種半導體封裝，包括芯片堆疊結構。芯片堆疊結構包括芯片堆疊、模塑通孔(through mold via)與連接端子。芯片堆疊包括堆疊的多個芯片結構。每個芯片結構包括芯片、支撐層與重布線層(redistribution layer，RDL)。支撐層設置在芯片的側邊。重布線層設置在芯片與支撐層上。重布線層電連接至芯片。模塑通孔設置在多個重布線層的至少一部分與多個支撐層的至少一部分中。模塑通孔電連接至多個重布線層。連接端子電連接至模塑通孔。
[0005]依照本專利技術的一實施例所述，在上述半導體封裝中，支撐層可圍繞芯片。
[0006]依照本專利技術的一實施例所述，在上述半導體封裝中，模塑通孔可貫穿多個重布線層的至少一部分與多個支撐層的至少一部分。
[0007]依照本專利技術的一實施例所述，在上述半導體封裝中，還包括基板與包封體(encapsulant)。芯片堆疊結構設置在基板上。芯片堆疊結構可通過連接端子來電連接至基板。包封體覆蓋芯片堆疊結構。
[0008]本專利技術提出一種半導體封裝的制造方法，包括以下步驟。形成芯片堆疊結構。芯片堆疊結構的形成方法可包括以下步驟。形成芯片堆疊。芯片堆疊包括堆疊的多個芯片結構。每個芯片結構包括芯片、支撐層與重布線層。支撐層設置在芯片的側邊。重布線層設置在芯片與支撐層上。重布線層電連接至芯片。在多個重布線層的至少一部分與多個支撐層的至少一部分中形成模塑通孔。模塑通孔電連接至多個重布線層。在模塑通孔上形成連接端子。連接端子電連接至模塑通孔。
[0009]依照本專利技術的一實施例所述，在上述半導體封裝的制造方法中，芯片結構的形成方法可包括以下步驟。將至少一個芯片設置在第一載板上。芯片可具有相對的第一面與第二面。芯片的第一面可朝向第一載板。形成覆蓋芯片的支撐材料層。移除部分支撐材料層與部分芯片，而形成第一芯片層并使芯片薄化。第一芯片層可包括芯片與支撐層。將第一芯片層從第一載板轉移至第二載板。芯片的第二面可朝向第二載板。在第一芯片層的第一面上形成重布線層，而形成第二芯片層，其中第二芯片層可包括至少一個芯片結構。
[0010]依照本專利技術的一實施例所述，在上述半導體封裝的制造方法中，還包括以下步驟。將第二芯片層與第二載板分離。將多個第二芯片層進行堆疊，而形成第一芯片層堆疊。第一芯片層堆疊可包括至少一個芯片堆疊。
[0011]依照本專利技術的一實施例所述，在上述半導體封裝的制造方法中，在還可包括以下步驟。在第一芯片層堆疊中形成模塑通孔。在模塑通孔上形成連接端子，而形成第二芯片層堆疊。第二芯片層堆疊可包括至少一個芯片堆疊結構。
[0012]依照本專利技術的一實施例所述，在上述半導體封裝的制造方法中，還可包括以下步驟。對第二芯片層堆疊進行切割制作工藝。
[0013]依照本專利技術的一實施例所述，在上述半導體封裝的制造方法中，還可包括以下步驟。將芯片堆疊結構設置在基板上。芯片堆疊結構可通過連接端子來電連接至基板。形成覆蓋芯片堆疊結構的包封體。
[0014]基于上述，在本專利技術所提出的半導體封裝及其制造方法中，由于支撐層可用以支撐及保護芯片，因此可防止芯片在制作工藝中受損。此外，通過模塑通孔來電連接堆疊的多個芯片，可減少打線接合(wire bonding process)制作工藝與凸塊制作工藝(bumping)，進而降低制造成本。另外，通過模塑通孔來電連接堆疊的多個芯片，可縮短電路長度并減少異質接面，因此可提升半導體封裝的電性表現。
[0015]為讓本專利技術的上述特征和優點能更明顯易懂，下文特舉實施例，并配合所附的附圖作詳細說明如下。
附圖說明
[0016]圖1A至圖1K為本專利技術一些實施例的半導體封裝的制造流程示意圖；
[0017]圖2為本專利技術另一些實施例的半導體封裝的剖面示意圖；
[0018]圖3為本專利技術另一些實施例的半導體封裝的剖面示意圖；
[0019]圖4為本專利技術另一些實施例的半導體封裝的剖面示意圖。
[0020]符號說明
[0021]10,20,30,40:半導體封裝
[0022]100:基底
[0023]102:接墊
[0024]104,108,114:粘著層
[0025]106:支撐材料層
[0026]106a:支撐層
[0027]110:重布線層
[0028]112:對準標記
[0029]116:模塑通孔
[0030]118:連接端子
[0031]120:基板
[0032]122:連接端子
[0033]124:包封體
[0034]C1,C2:載板
[0035]CL1,CL2:芯片層
[0036]CS1:芯片結構
[0037]CS2:芯片堆疊
[0038]CS3:芯片堆疊結構
[0039]DB:晶片切割刀
[0040]S1:第一面
[0041]S2:第二面
[0042]SL1,SL2:芯片層堆疊
具體實施方式
[0043]下文列舉實施例并配合附圖來進行詳細地說明，但所提供的實施例并非用以限制本專利技術所涵蓋的范圍。為了方便理解，在下述說明中相同的構件將以相同的符號標示來說明。此外，附圖僅以說明為目的，并未依照原尺寸作圖。另外，立體圖中的特征、俯視圖中的特征與剖面圖中的特征并非按相同比例繪制。事實上，為論述清晰起見，可任意增大或減小各種特征的尺寸。
[0044]圖1A為根據本專利技術一些實施例的半導體封裝的制造方法的一個階段的立體示意圖。請參照圖1A，可將晶片W切割成多個芯片100。舉例來說，可通過晶片切割刀DB來對晶片W進行切割，但本專利技術并不以此為限。此外，在對晶片W進行切割之前，可對晶片W進行研磨，由此可使芯片100薄化，進而縮小芯片100的尺寸。在本實施例中，芯片100可為動態隨機存取存儲器(dynamic random access memory，DRAM)芯片，但本專利技術并不以此為限。芯片100可具有相對的第一面S1與第二面S2。第一面S1與第二面S2可為芯片100的正面與背面中的一者與另一者。在本實施例中，第一面S1可為芯片100的正面，且第二面S2可為芯片的背面。此外，芯片100可具有位于第一面S1上的至少一個接墊(pad)102。在本實施例中，接墊102的數量是以多個為例，但接墊102本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種半導體封裝，包括芯片堆疊結構，其中所述芯片堆疊結構包括：芯片堆疊，包括堆疊的多個芯片結構，其中每個所述芯片結構包括：芯片；支撐層，設置在所述芯片的側邊；以及重布線層，設置在所述芯片與所述支撐層上，且電連接至所述芯片；模塑通孔，設置在多個所述重布線層的至少一部分與多個所述支撐層的至少一部分中，且電連接至多個所述重布線層；以及連接端子，電連接至所述模塑通孔。2.如權利要求1所述的半導體封裝，其中所述支撐層圍繞所述芯片。3.如權利要求1所述的半導體封裝，其中所述模塑通孔貫穿多個所述重布線層的至少一部分與多個所述支撐層的至少一部分。4.如權利要求1所述的半導體封裝，還包括：基板，其中所述芯片堆疊結構設置在所述基板上，且所述芯片堆疊結構通過所述連接端子來電連接至所述基板；以及包封體，覆蓋所述芯片堆疊結構。5.一種半導體封裝的制造方法，包括形成芯片堆疊結構，其中所述芯片堆疊結構的形成方法包括：形成芯片堆疊，其中所述芯片堆疊包括堆疊的多個芯片結構，且每個所述芯片結構包括：芯片；支撐層，設置在所述芯片的側邊；以及重布線層，設置在所述芯片與所述支撐層上，且電連接至所述芯片；在多個所述重布線層的至少一部分與多個所述支撐層的至少一部分中形成模塑通孔，其中所述模塑通孔電連接至多個所述重布線層；以及在所述模塑通孔上形成連接端子，其中所述連接端子電連接至所述模塑通孔。6.如權利要求5所述的半導體封裝的制...

【專利技術屬性】
技術研發人員：陳柏老，盧仲德，吳承德，
申請(專利權)人：力晶積成電子制造股份有限公司，
類型：發明
國別省市：