一種低柵極內阻屏蔽柵溝槽MOSFET制造技術

本發明專利技術公開了一種低柵極內阻屏蔽柵溝槽MOSFET，包括：由其表面為第一主面的第一導電類型襯底和其表面為第二主面的第一導電類型外延層構成的半導體基板，第一主面上開設有元胞溝槽，元胞溝槽內設置有第一多晶硅層和第二多晶硅層和溝槽內氧化層；第一導電類型外延層在位于元胞溝槽的外側上部依次注入有第二導電類型注入層和第一導電類型注入層，第一主面在元胞溝槽的上方依次設置有隔離氧化層和隔離介質層，隔離介質層和隔離氧化層中設置有柵極金屬層，隔離介質層上垂直向下開設有深入至第二導電類型注入層的源極引出孔，隔離介質層上和源極引出孔中淀積有源極金屬層。中低壓功率器件尤其適合于采用本發明專利技術所述屏蔽柵溝槽MOSFET的結構。MOSFET的結構。MOSFET的結構。

【技術實現步驟摘要】
一種低柵極內阻屏蔽柵溝槽MOSFET


[0001]本專利技術涉及到一種屏蔽柵溝槽MOSFET，尤其涉及到一種低柵極內阻屏蔽柵溝槽MOSFET。

技術介紹

[0002]屏蔽柵結構（SGT）MOSFET 利用電荷平衡原理打破了硅的理論極限，實現了擊穿電壓和導通電阻的優化，在中低壓硅基功率器件領域得到了廣泛的應用。如圖1所示，傳統的屏蔽柵（SGT）結構中，溝槽內存在兩層多晶硅、分別與源極和柵極相連，兩層多晶硅通過Inter poly oxide層實現電隔離，使得該傳統屏蔽柵結構（SGT）MOSFET的柵極內阻Rg較大，通常為1～5Ω。目前，SGT對于擊穿電壓和導通電阻的優化主要基于工藝能力的提升，例如，深寬比更高的溝槽刻蝕工藝和多晶填充工藝，使得器件的單胞截距更小，從而優化溝道電阻，而沒有對其溝槽中的內部結構作出改進。事實上，單胞密度的提升帶來了器件電容迅速飆升以及開關損耗增加的不利影響，而對大多數應用來說，器件電容和開關損耗也是評價器件優劣的重要指標。此外，如圖2和圖3所示，傳統的SGT結構，在柵極打線區下方無有效圖形，柵極打線區下方沒有有源區即不形成電流通道，造成一定的有效圖形損失。

技術實現思路

[0003]本專利技術所要解決的技術問題是：提供一種通過對其溝槽中內部結構的改進來降低柵極內阻的低柵極內阻屏蔽柵溝槽MOSFET。
[0004]為解決上述技術問題，本專利技術采用的技術方案為：一種低柵極內阻屏蔽柵溝槽MOSFET，包括：半導體基板，半導體基板包括有第一導電類型襯底以及設置在第一導電類型襯底上的第一導電類型外延層，其中，第一導電類型外延層的表面為第一主面，第一導電類型襯底的表面為第二主面，第一主面上開設有元胞溝槽，元胞溝槽內設置有第一多晶硅層和位于第一多晶硅層下方的第二多晶硅層，元胞溝槽內還設置有將第一多晶硅層和第二多晶硅層隔開、以及將第一多晶硅層和第二多晶硅層與元胞溝槽的內壁隔開的溝槽內氧化層；所述第一多晶硅層的底面上開設有與第二多晶硅層的頂面相配合的等距凹槽，使得第二多晶硅層的頂面上的各處到第一多晶硅層的等距凹槽的底壁上的最短距離均相等；第一導電類型外延層在位于元胞溝槽的外側上部依次注入第二導電類型注入層和第一導電類型注入層；所述的第一主面在元胞溝槽的上方還設置有與所述的溝槽內氧化層相連的隔離氧化層、以及位于隔離氧化層上方的隔離介質層，隔離介質層和隔離氧化層中設置有柵極金屬層，該柵極金屬層呈T型，該柵極金屬層包括：位于隔離介質層中的頭冠部、居中設置在所述頭冠部底面上的連接部，連接部的上部穿設在隔離氧化層中，連接部的下部伸入第一多晶硅層中；柵極金屬層與柵極打線區相連作為所述MOSFET的柵極；所述的隔離介質層垂直向下開設有貫穿隔離介質層和隔離氧化層、深入至第二導電類型注入層的源極引出孔，隔離介質層上和源極引出孔中淀積有源極金屬層，源極金屬層與源極打線區相連作為所述MOSFET的源極；所述的第二主面上淀積有漏極金屬層，漏極金屬層作為所述MOSFET的漏極。
[0005]作為一種優選方案，在所述的一種低柵極內阻屏蔽柵溝槽MOSFET中，所述第二多晶硅層下部的兩側側壁分別與元胞溝槽相應側的側壁平行。
[0006]作為一種優選方案，在所述的一種低柵極內阻屏蔽柵溝槽MOSFET中，所述第二多晶硅層下部的高度占整個第二多晶硅層高度的四分之三至五分之四之間。
[0007]作為一種優選方案，在所述的一種低柵極內阻屏蔽柵溝槽MOSFET中，所述第二多晶硅層下部的兩側側壁與元胞溝槽的相應側側壁之間的距離相等，所述第一多晶硅層的兩側側壁與元胞溝槽的相應側側壁之間的距離相等。
[0008]作為一種優選方案，在所述的一種低柵極內阻屏蔽柵溝槽MOSFET中，所述第二多晶硅層下部的側壁與元胞溝槽的相應側側壁之間的距離是第一多晶硅層的側壁與元胞溝槽的相應側側壁之間的距離的2.5至4倍。
[0009]作為一種優選方案，在所述的一種低柵極內阻屏蔽柵溝槽MOSFET中，所述柵極金屬層的頭冠部的寬度是連接部上部寬度的2.5至3.5倍。
[0010]作為一種優選方案，在所述的一種低柵極內阻屏蔽柵溝槽MOSFET中，所述柵極金屬層的頭冠部的寬度在1μm～5μm之間。
[0011]作為一種優選方案，在所述的一種低柵極內阻屏蔽柵溝槽MOSFET中，所述柵極金屬層的頭冠部的厚度在0.3μm～2μm之間。
[0012]作為一種優選方案，在所述的一種低柵極內阻屏蔽柵溝槽MOSFET中，所述第二多晶硅層的頂面到第一多晶硅層的等距凹槽的底壁的距離控制在0.15μm～0.6μm之間。
[0013]作為一種優選方案，在所述的一種低柵極內阻屏蔽柵溝槽MOSFET中，所述等距凹槽的底壁和第二多晶硅層的頂面均為弧形柱面。
[0014]本專利技術的有益效果是：首先，本專利技術通過在隔離介質層和隔離氧化層中設置柵極金屬層，形成雙層金屬布局的屏蔽柵溝槽MOSFET結構，由于柵極金屬與第一多晶硅層中的柵極多晶硅相連，柵極電阻轉變為柵極金屬的電阻，從而可以將柵極電阻（也稱柵極內阻）Rg控制在極小的范圍之內。
[0015]其次，T型結構的柵極金屬層中的頭冠部增大了截面積，進一步減小了柵極電阻；以鋁作為柵極金屬層為例，鋁的電阻率為0.0294Ωmm2/m，遠遠小于重摻雜的多晶硅，采用鋁電極作為柵極材料可使柵極電阻Rg大幅度降低，通常可以控制在0.2Ω以內，降低了整個器件的開關時間（Tdon和Tdoff），提升了整個器件的單脈沖雪崩能量（ESA），從而提高了整個器件的可靠性。
[0016]此外，本專利技術中雙層金屬布局的MOSFET結構，可通過接觸孔和雙層金屬的平面選擇性布局，實現了雙層金屬的互連，達到了有源區優化的目的，填補了柵極打線區下方有源區的空白（參見圖5所示），實現了導通電阻的降低，這樣，中等面積產品的有源區占比率由86.9%提升至90.3%，折合導通電阻降低3.76%；小面積產品的有源區占比率由78.4%提升至83.2%，折合導通電阻降低5.9%。
附圖說明
[0017]圖1是
技術介紹
中所述屏蔽柵溝槽MOSFET的局部結構示意圖。
[0018]圖2和圖3是
技術介紹
中傳統屏蔽柵溝槽MOSFET的版圖布局圖。
[0019]圖4是本專利技術所述屏蔽柵溝槽MOSFET的局部結構示意圖。
[0020]圖5是本專利技術所述屏蔽柵溝槽MOSFET的版圖布局圖。
[0021]圖中：1、N型襯底，2、N型外延層，21、P型注入層，22、N型注入層，3、元胞溝槽，30、溝槽內氧化層，300、隔離氧化層，31、側壁，4、第二多晶硅層，40、頂面，41、側壁，5、第一多晶硅層，51、等距凹槽，511、底壁，6、柵極金屬層，60、頭冠部，61、連接部，7、源極金屬層，8、隔離介質層。
具體實施方式
[0022]下面結合附圖，詳細描述本專利技術所述的低柵極內阻屏蔽柵溝槽MOSFET的具體實施方案。
[0023]如圖4所示，本專利技術所述的低柵極內阻屏蔽柵溝槽MOSFET，包括：由N型襯底1本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種低柵極內阻屏蔽柵溝槽MOSFET，包括：半導體基板，半導體基板包括：第一導電類型襯底以及設置在第一導電類型襯底上的第一導電類型外延層，其中，第一導電類型外延層的表面為第一主面，第一導電類型襯底的表面為第二主面，第一主面上開設有元胞溝槽，其特征在于：所述的元胞溝槽內設置有第一多晶硅層和位于第一多晶硅層下方的第二多晶硅層，元胞溝槽內還設置有將第一多晶硅層和第二多晶硅層隔開、以及將第一多晶硅層和第二多晶硅層與元胞溝槽的內壁隔開的溝槽內氧化層；所述第一多晶硅層的底面上開設有與第二多晶硅層的頂面相配合的等距凹槽，使得第二多晶硅層的頂面上的各處到第一多晶硅層的等距凹槽的底壁上的最短距離均相等；第一導電類型外延層在位于元胞溝槽的外側上部依次注入第二導電類型注入層和第一導電類型注入層；所述的第一主面在元胞溝槽的上方還設置有與所述的溝槽內氧化層相連的隔離氧化層、以及位于隔離氧化層上方的隔離介質層，隔離介質層和隔離氧化層中設置有柵極金屬層，該柵極金屬層呈T型，該柵極金屬層包括：位于隔離介質層中的頭冠部、居中設置在所述頭冠部底面上的連接部，連接部的上部穿設在隔離氧化層中，連接部的下部伸入第一多晶硅層中；柵極金屬層與柵極打線區相連作為所述MOSFET的柵極；所述的隔離介質層上還開設有貫穿隔離介質層和隔離氧化層、深入至第二導電類型注入層的源極引出孔，隔離介質層上和源極引出孔中淀積有源極金屬層，源極金屬層與源極打線區相連作為所述MOSFET的源極；所述的第二主面上淀積有漏極金屬層，漏極金屬層作為所述MOSFET的漏極。2.根據權利要求1所述的一種低柵極內阻屏...

【專利技術屬性】
技術研發人員：顧挺，侯宏偉，包奚成，楊建軍，
申請(專利權)人：張家港凱思半導體有限公司，
類型：發明
國別省市：