ESD保護電路和半導體器件制造技術

本發明專利技術提供了ＥＳＤ保護電路和半導體器件。靜電放電保護電路具有雙極晶體管，其包括：第一導電型的第一擴散層，該第一導電型的第一擴散層與第一電源相連接并且用作基極；第二導電型的第二擴散層，該第二導電型的第二擴散層與第二電源相連接并且用作集電極；以及第二導電型的第三擴散層，該第二導電型的第三擴散層與輸入／輸出焊盤相連接并且用作發射極。第三擴散層的與第一擴散層相對的第一區域的面積大于第二擴散層的與第一擴散層相對的第二區域的面積。

【技術實現步驟摘要】

本專利技術涉及一種用于保護內部電路不受ESD (靜電放電)影響的 ESD保護電路。
技術介紹
近年來，已經在各個領域中要求改進半導體器件的可靠性。例如， 尤其地，如在用于車載導航系統和醫用液晶監視器的驅動器電路中， 在由于故障影響人類生活的產品中使用的半導體器件中要求有較高的 可靠性。為了在這些產品中實現高可靠性，必須增加對于來自外部的 過電壓(或者ESD)的抵抗性。更具體地，已經要求具有高ESD抵抗 性的半導體器件。用于增強LSI (大規模集成電路)中的ESD抵抗性的傳統技術包 括被放置在LSI芯片的外圍中的保護電路(即，ESD保護電路)。ESD 保護電路通過改變從外部輸入的ESD的電流路徑防止LSI的內部元件 被損壞。圖1示出被提供有ESD保護電路和電源保護電路的LSI (或者半 導體器件)的等效電路的示例。參考圖1， LSI包括用于輸入/輸出外部 信號的輸入/輸出焊盤101、要被連接至高電位電源VDD的VDD互連 102、要被連接至低電位電源VSS的VSS互連103、ESD保護電路110、 電源保護電路120、以及內部電路130。ESD保護電路110被提供有被連接至輸入/輸出焊盤101的PNP 雙極晶體管121，和寄生二極管122。 PNP雙極晶體管121具有被連接 至輸入/輸出焊盤101的發射極(E)、被連接至VDD互連102 (即，高電位電源VDD)的基極(B)、以及被連接至VSS互連103 (即， 低電位電源VSS)的集電極(C)。寄生二極管122也具有被連接至輸 入/輸出焊盤101的陽極(A),和被連接至VDD互連102 (即，高電 位電源VDD)的陰極(K)。電源保護電路具有二極管，該二極管具有被連接至低電位電源 VSS的陽極(A)和被連接至高電位電源VDD的陰極(K)。當ESD 電壓被施加于VDD互連102和VSS互連103之間時，ESD電流在電 源保護電路中流動以保護內部電路130。在日本專利申請公開JP-A-Heisei 10-223846 (現有技術1)、 JP-P2001-223277A (現有技術2)、以及JP-P2000-269440A (現有技術 3)中公布了根據傳統技術的ESD保護電路。將會參考圖2和圖3描述傳統技術中的ESD保護電路。圖2是示 出根據傳統技術的ESD保護電路的布局示例的平面視圖，并且圖3是 示出沿著圖2的線A-A'的半導體器件的橫截面結構的橫截面視圖。應 注意的是，在圖2中省略了 VDD互連102、被連接至輸入/輸出焊盤101 的互連、以及VSS互連103。傳統技術的ESD保護電路IIO包括在P型襯底111的Z軸的方向 上的表面區域中形成的N型阱112，以及在N型阱112中形成的元件 隔離區域113、 P+擴散層114A和114B以及N+擴散層115。經由接觸 116將N+擴散層115連接至VDD互連102。經由接觸117將P+擴散層 114A連接至輸入/輸出焊盤101。經由接觸118將P+擴散層114B連接 至VSS互連103。元件隔離區域113被示例為場氧化物膜并且被提供 插入在P+擴散層114A和114B以及N+擴散層115之中的間隔中。通過 LOCOS (硅的局部氧化)或者STI (淺溝槽隔離)形成元件隔離區域 113。通過采用此種結構，通過使用P+擴散層H4A作為發射極(E)、P+擴散層114B作為集電極(C)以及N+擴散層115作為基極(B)形 成PNP雙極晶體管121。P+擴散層114A和N型阱112還組成寄生二極 管122。在這里，如果由于ESD具有高于高電位電源VDD的電勢的正靜 電被施加于輸入/輸出焊盤101，那么PNP雙極晶體管121的驟回 (snap-back)操作允許過電流(即，ESD電流)從被連接至輸入/輸出 焊盤101的P+擴散層114A流到被連接至VSS互連103的P+擴散層 114B。該過電流流過PNP雙極晶體管121以保護內部電路130。相反 地，如果具有低于低電位電源VSS的電勢的負靜電被施加于輸入/輸出 焊盤101，那么寄生二極管122對PNP雙極晶體管121的擊穿操作允 許過電流(即，ESD電流)從被連接至VDD互連102的N+擴散層115 流到被連接至輸入/輸出焊盤101的P+擴散層114A。因此，保護內部電 路130不受ESD電流的影響。圖4是示出當負靜電被施加于輸入/輸出焊盤101時流入P+擴散層 114A的ESD電流的電流密度的概念性視圖。當負靜電被施加于輸入/ 輸出焊盤101時，ESD電流經由與N+擴散層115相對的區域(即，圖 4中的示為寬度W10的區域)流入P+擴散層114A。參考圖4，與N+ 擴散層115相對的P+擴散層114A的寬度W10極度窄于N+擴散層115 的寬度W20。因此，P+擴散層114A的寬度W10的區域中的ESD電流 的電流密度較大，并因此會損壞P+擴散層114A。即，在傳統技術中的 ESD保護電路中，相對于負靜電，ESD抵抗性非常低。
技術實現思路
本專利技術的主旨是提供一種ESD保護電路和一種包括ESD保護電路 的半導體器件，其中能夠改進ESD抵抗性。在本專利技術的方面中，靜電放電保護電路具有雙極晶體管，其包括7與第一電源相連接并且用作基極的第一導電型的第一擴散層；與第二電源相連接并且用作集電極的第二導電型的第二擴散層；以及與輸入/ 輸出焊盤相連接并且用作發射極的第二導電型的第三擴散層。與第一 擴散層相對的第三擴散層的第一區域的面積大于與第一擴散層相對的 第二擴散層的第二區域的面積。在本專利技術的另一方面中，半導體器件包括與輸入/輸出焊盤以及 第一和第二電源相連接的內部電路；和具有雙極晶體管的靜電放電保 護電路，該靜電放電保護電路包括與第一電源相連接并且用作基極 的第一導電型的第一擴散層；與第二電源相連接并且用作集電極的第 二導電型的第二擴散層；以及與輸入/輸出焊盤相連接并且用作發射極 的第二導電型的第三擴散層。第三擴散層的與第一擴散層相對的第一 區域的面積大于第二擴散層的與第一擴散層相對的第二區域的面積。根據本專利技術的ESD保護電路能夠改進ESD抵抗性。附圖說明從以下結合附圖的某些實施例的描述中，本專利技術的上述和其它方 面、優點和特征將會變得更加明顯，其中圖1是示出具有ESD保護電路的半導體器件的一個示例的框圖； 圖2是示出根據傳統技術的ESD保護電路的一個布局示例的平面圖3是示出傳統技術中的ESD保護電路的結構的橫截面視圖； 圖4是示出當負靜電被施加于根據傳統技術的ESD保護電路中的輸入/輸出焊盤時流入P+擴散層的ESD電流的電流密度的概念性視圖； 圖5是示出根據本專利技術的第一實施例的ESD保護電路的布局結構的平面圖6是示出根據本專利技術的第一實施例的ESD保護電路的結構的橫 截面視圖7是示出當負靜電被施加于根據第一實施例的輸入/輸出焊盤時流入P+擴散層的ESD電流的電流密度的概念性視圖8是示出根據本專利技術的第二實施例的ESD保護電路的布局結構 的平面視圖9是示出根據本專利技術的第二實施例的ESD保護電路的結構的橫 截面視圖10是示出當負靜電被施加于根據第二實施例的輸入/輸出焊盤 時流入P+擴散層的ESD電流的電流密度的概念性視圖；以及圖11是示出根據本專利技術的ESD保護電路的布局結構的修本文檔來自技高網...

【技術保護點】
一種包括雙極晶體管的靜電放電保護電路，包括：　第一導電型的第一擴散層，所述第一導電型的第一擴散層與第一電源相連接并且用作基極；　第二導電型的第二擴散層，所述第二導電型的第二擴散層與第二電源相連接并且用作集電極；以及　第二導 電型的第三擴散層，所述第二導電型的第三擴散層與輸入／輸出焊盤相連接并且用作發射極，　其中所述第三擴散層的與所述第一擴散層相對的第一區域的面積大于所述第二擴散層的與所述第一擴散層相對的第二區域的面積。

【技術特征摘要】
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【專利技術屬性】
技術研發人員：高橋幸雄，吉田浩介，
申請(專利權)人：恩益禧電子股份有限公司，
類型：發明
國別省市：JP[日本]