半導體結構及其形成方法技術

本申請提供半導體結構及其形成方法，所述半導體結構包括：半導體襯底，所述半導體襯底表面依次形成有鰭部以及偽柵極結構，所述鰭部包括若干依次堆疊的犧牲層和溝道層，所述犧牲層的材料為硅鍺，其中，鄰接所述半導體襯底的犧牲層中鍺的濃度高于其余犧牲層中鍺的濃度，鄰接所述半導體襯底的犧牲層的厚度高于其余犧牲層的厚度；所述犧牲層兩側形成凹部，其中，鄰接所述半導體襯底的犧牲層兩側的凹部的深度大于其余犧牲層兩側的凹部的深度。本申請提供一種半導體結構及其形成方法，使得環柵納米片的疊層溝道結構中最下層的金屬柵極長度變短，可以提高環柵納米片的疊層溝道結構中最下層溝道的閾值電壓。層溝道的閾值電壓。層溝道的閾值電壓。

【技術實現步驟摘要】
半導體結構及其形成方法


[0001]本申請涉及半導體
，尤其涉及一種半導體結構及其形成方法。

技術介紹

[0002]環柵納米片(Gate All Around Nanosheet,GAA Nanosheet)是3nm及以下技術節點的主要器件結構。但是基于其三維疊層結構，通常是三層的環柵溝道結構。但是最下層是單偽柵極結構，閾值電壓偏低，影響整個三層器件的性能。
[0003]由于最下層的溝道是單偽柵極結構，基于環柵納米片的三維整合，目前的工藝很難實現溝道注入，無法對最下層的溝道進行閾值的調節?；诃h柵納米片的Si/SiGe疊層工藝，如果需要底層的隔離氧化層，工藝整合相當復雜；使用SOI的硅片可以實現源漏的漏電隔離，但是源漏區的外延會很難實現。
[0004]因此，有必要提供一種更有效、更可靠的技術方案，提高環柵納米片的疊層溝道結構中最下層溝道的閾值電壓。

技術實現思路

[0005]本申請提供一種半導體結構及其形成方法，可以提高環柵納米片的疊層溝道結構中最下層溝道的閾值電壓。
[0006]本申請的一個方面提供一種半導體結構的形成方法，包括：提供半導體襯底，所述半導體襯底表面依次形成有鰭部以及偽柵極結構，所述鰭部包括若干依次堆疊的犧牲層和溝道層，所述犧牲層的材料為硅鍺，其中，鄰接所述半導體襯底的犧牲層中鍺的濃度高于其余犧牲層中鍺的濃度，鄰接所述半導體襯底的犧牲層的厚度高于其余犧牲層的厚度；刻蝕所述犧牲層在所述犧牲層兩側形成凹部，其中，鄰接所述半導體襯底的犧牲層兩側的凹部的深度大于其余犧牲層兩側的凹部的深度。
[0007]在本申請的一些實施例中，所述鄰接所述半導體襯底的犧牲層中鍺的濃度比所述其余犧牲層中鍺的濃度高5％至15％。
[0008]在本申請的一些實施例中，所述鄰接所述半導體襯底的犧牲層中鍺的濃度為25％至45％；所述其余犧牲層中鍺的濃度為20％至30％。
[0009]在本申請的一些實施例中，所述鄰接所述半導體襯底的犧牲層的厚度比所述其余犧牲層的厚度高5至15納米。
[0010]在本申請的一些實施例中，所述鄰接所述半導體襯底的犧牲層的厚度為10至30納米；所述其余犧牲層的厚度為5至15納米。
[0011]在本申請的一些實施例中，所述鄰接所述半導體襯底的犧牲層兩側的凹部的深度比所述其余犧牲層兩側的凹部的深度大5至15納米。
[0012]在本申請的一些實施例中，所述鄰接所述半導體襯底的犧牲層兩側的凹部的深度為5至15納米；所述其余犧牲層兩側的凹部的深度為2至10納米。
[0013]在本申請的一些實施例中，所述鄰接所述半導體襯底的犧牲層中鍺的濃度從該犧
牲層的底面到該犧牲層的頂面逐漸減小至所述其余犧牲層中鍺的濃度值。
[0014]在本申請的一些實施例中，所述鄰接所述半導體襯底的犧牲層兩側的凹部的深度從該犧牲層的底面到該犧牲層的頂面逐漸減小至所述其余犧牲層兩側的凹部的深度值。
[0015]本申請的另一個方面提供一種半導體結構，包括：半導體襯底，所述半導體襯底表面依次形成有鰭部以及偽柵極結構，所述鰭部包括若干依次堆疊的犧牲層和溝道層，所述犧牲層的材料為硅鍺，其中，鄰接所述半導體襯底的犧牲層中鍺的濃度高于其余犧牲層中鍺的濃度，鄰接所述半導體襯底的犧牲層的厚度高于其余犧牲層的厚度；所述犧牲層兩側形成凹部，其中，鄰接所述半導體襯底的犧牲層兩側的凹部的深度大于其余犧牲層兩側的凹部的深度。
[0016]在本申請的一些實施例中，所述鄰接所述半導體襯底的犧牲層中鍺的濃度比所述其余犧牲層中鍺的濃度高5％至15％。
[0017]在本申請的一些實施例中，所述鄰接所述半導體襯底的犧牲層中鍺的濃度為25％至45％；所述其余犧牲層中鍺的濃度為20％至30％。
[0018]在本申請的一些實施例中，所述鄰接所述半導體襯底的犧牲層的厚度比所述其余犧牲層的厚度高5至15納米。
[0019]在本申請的一些實施例中，所述鄰接所述半導體襯底的犧牲層的厚度為10至30納米；所述其余犧牲層的厚度為5至15納米。
[0020]在本申請的一些實施例中，所述鄰接所述半導體襯底的犧牲層兩側的凹部的深度比所述其余犧牲層兩側的凹部的深度大5至15納米。
[0021]在本申請的一些實施例中，所述鄰接所述半導體襯底的犧牲層兩側的凹部的深度為5至15納米；所述其余犧牲層兩側的凹部的深度為2至10納米。
[0022]在本申請的一些實施例中，所述鄰接所述半導體襯底的犧牲層中鍺的濃度從該犧牲層的底面到該犧牲層的頂面逐漸減小至所述其余犧牲層中鍺的濃度值。
[0023]在本申請的一些實施例中，所述鄰接所述半導體襯底的犧牲層兩側的凹部的深度從該犧牲層的底面到該犧牲層的頂面逐漸減小至所述其余犧牲層兩側的凹部的深度值。
[0024]本申請提供一種半導體結構及其形成方法，使得環柵納米片的疊層溝道結構中最下層的金屬柵極長度變短，可以提高環柵納米片的疊層溝道結構中最下層溝道的閾值電壓。
附圖說明
[0025]以下附圖詳細描述了本申請中披露的示例性實施例。其中相同的附圖標記在附圖的若干視圖中表示類似的結構。本領域的一般技術人員將理解這些實施例是非限制性的、示例性的實施例，附圖僅用于說明和描述的目的，并不旨在限制本申請的范圍，其他方式的實施例也可能同樣的完成本申請中的專利技術意圖。應當理解，附圖未按比例繪制。
[0026]其中：
[0027]圖1至圖5為本申請實施例所述的半導體結構的形成方法中各步驟的結構示意圖；
[0028]圖6為本申請另一些實施例中所述半導體結構的示意圖。
具體實施方式
[0029]以下描述提供了本申請的特定應用場景和要求，目的是使本領域技術人員能夠制造和使用本申請中的內容。對于本領域技術人員來說，對所公開的實施例的各種局部修改是顯而易見的，并且在不脫離本申請的精神和范圍的情況下，可以將這里定義的一般原理應用于其他實施例和應用。因此，本申請不限于所示的實施例，而是與權利要求一致的最寬范圍。
[0030]下面結合實施例和附圖對本專利技術技術方案進行詳細說明。
[0031]圖1至圖5為本申請實施例所述的半導體結構的形成方法中各步驟的結構示意圖。下面結合附圖對本申請實施例所述的半導體結構的形成方法進行詳細說明。
[0032]參考圖1所示，提供半導體襯底100，所述半導體襯底100表面依次形成有鰭部110以及偽柵極結構120，所述鰭部110包括若干依次堆疊的犧牲層111和溝道層112，所述犧牲層111的材料為硅鍺，其中，鄰接所述半導體襯底100的犧牲層111中鍺的濃度高于其余犧牲層111中鍺的濃度，鄰接所述半導體襯底100的犧牲層111的厚度高于其余犧牲層111的厚度。
[0033]在本申請的一些實施例中，所述半導體襯底100的材料包括(i)元素半導體，例如硅或鍺等；(ii)化合物半導體，例如碳化硅、砷化鎵、磷化鎵或磷化銦等；(iii)合金半導體，例如硅鍺碳化物、硅本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種半導體結構的形成方法，其特征在于，包括：提供半導體襯底，所述半導體襯底表面依次形成有鰭部以及偽柵極結構，所述鰭部包括若干依次堆疊的犧牲層和溝道層，所述犧牲層的材料為硅鍺，其中，鄰接所述半導體襯底的犧牲層中鍺的濃度高于其余犧牲層中鍺的濃度，鄰接所述半導體襯底的犧牲層的厚度高于其余犧牲層的厚度；刻蝕所述犧牲層在所述犧牲層兩側形成凹部，其中，鄰接所述半導體襯底的犧牲層兩側的凹部的深度大于其余犧牲層兩側的凹部的深度。2.如權利要求1所述的半導體結構的形成方法，其特征在于，所述鄰接所述半導體襯底的犧牲層中鍺的濃度比所述其余犧牲層中鍺的濃度高5％至15％。3.如權利要求2所述的半導體結構的形成方法，其特征在于，所述鄰接所述半導體襯底的犧牲層中鍺的濃度為25％至45％；所述其余犧牲層中鍺的濃度為20％至30％。4.如權利要求1所述的半導體結構的形成方法，其特征在于，所述鄰接所述半導體襯底的犧牲層的厚度比所述其余犧牲層的厚度高5至15納米。5.如權利要求4所述的半導體結構的形成方法，其特征在于，所述鄰接所述半導體襯底的犧牲層的厚度為10至30納米；所述其余犧牲層的厚度為5至15納米。6.如權利要求1所述的半導體結構的形成方法，其特征在于，所述鄰接所述半導體襯底的犧牲層兩側的凹部的深度比所述其余犧牲層兩側的凹部的深度大5至15納米。7.如權利要求6所述的半導體結構的形成方法，其特征在于，所述鄰接所述半導體襯底的犧牲層兩側的凹部的深度為5至15納米；所述其余犧牲層兩側的凹部的深度為2至10納米。8.如權利要求1所述的半導體結構的形成方法，其特征在于，所述鄰接所述半導體襯底的犧牲層中鍺的濃度從該犧牲層的底面到該犧牲層的頂面逐漸減小至所述其余犧牲層中鍺的濃度值。9.如權利要求8所述的半導體結構的形成方法，其特征在于，所述鄰接所述半導體襯底的犧牲層兩側的凹部的深度從該犧牲層的底面到該犧牲層的頂面逐漸減小至所述其余犧...

【專利技術屬性】
技術研發人員：吳旭升，
申請(專利權)人：北京知識產權運營管理有限公司，
類型：發明
國別省市：