半導體制作工藝制造技術

本發明專利技術提供一種半導體制作工藝，包含使用一電腦系統，將一晶片范圍分隔為多個曝光區域，并且在各曝光區域(shot)分布多個觀察點，從所有曝光區域中找出一部分的邊界區域，計算各邊界區域中的觀察點的數量，并且剔除數量少于3個觀察點的邊界區域，統計剩余的邊界區域中的各觀察點，并刪除一部分的觀察點，直到觀察點的總數量滿足一預設總數，且使各觀察點呈均勻分布，以及對所剩余的各觀察點進行一對準測量步驟，以生成一偏移向量圖。以生成一偏移向量圖。以生成一偏移向量圖。

【技術實現步驟摘要】
半導體制作工藝


[0001]本專利技術涉及半導體制作工藝領域，尤其是涉及一種提高半導體疊對制作工藝(overlay)精確度的方法。

技術介紹

[0002]在半導體制作工藝中經常形成堆疊結構，也就是在同一基板或材料層上形成多個堆疊的材料層。其中一材料層形成后，下一層材料要形成之前，為了使其對準上一層材料層并將材料層形成于正確的位置，需要經過疊對制作工藝(overlay)以調整材料層的形成位置。當疊對制作工藝的精確度愈高，愈能使半導體的材料層形成于正確的位置，避免材料層損壞影響整體半導體元件的良率。

技術實現思路

[0003]本專利技術提供一種半導體制作工藝，包含使用一電腦系統，將一晶片范圍分隔為多個曝光區域，并且在各曝光區域(shot)分布多個觀察點，從所有曝光區域中找出一部分的邊界區域，計算各邊界區域中的觀察點的數量，并且剔除數量少于3個觀察點的邊界區域，統計剩余的邊界區域中的各觀察點，并刪除一部分的觀察點，直到觀察點的總數量滿足一預設總數，且使各觀察點呈均勻分布，以及對所剩余的各觀察點進行一對準測量步驟，以生成一偏移向量圖。
[0004]本專利技術的特征在于，在現有的技術中，會刻意放棄邊界區域的觀察點而不予計算其偏移量，因此造成邊界區域的向量偏移計算誤差較大，并降低邊界區域的裸片的良率。本專利技術與現有技術不同的是，除了完整區域之外，會額外考慮邊界區域的觀察點，但是經過一些步驟的篩選過程，因此可以使觀察點呈現平均分布并且提高可靠度。故在生成偏移向量圖時，可以有效提高邊界區域內的偏移向量精確程度，進而讓邊界區域的裸片的良率大幅度增加。
附圖說明
[0005]圖1為一晶片上完全區域與邊界區域的定義的示意圖；
[0006]圖2為本專利技術的提高疊對步驟精準度的流程圖；
[0007]圖3為一曝光區域中不同的座落位置的編號的示意圖；
[0008]圖4為將剩余的觀察點列于一直方圖的范例的示意圖。
[0009]主要元件符號說明
[0010]1、2、3、4、5、6、7、8、9、10、11、12:座落位置
[0011]A、B:圈出部分
[0012]D:切割道
[0013]P:觀察點
[0014]R:有效半徑
[0015]S:區域
[0016]S1:完全區域
[0017]S2:邊界區域
[0018]S01、S02、S03、S04、S05:步驟
[0019]W:晶片
具體實施方式
[0020]為使熟悉本專利技術所屬
的一般技術人員能更進一步了解本專利技術，下文特列舉本專利技術的優選實施例，并配合所附的附圖，詳細說明本專利技術的構成內容及所欲達成的功效。
[0021]為了方便說明，本專利技術的各附圖僅為示意以更容易了解本專利技術，其詳細的比例可依照設計的需求進行調整。在文中所描述對于圖形中相對元件的上下關系，在本領域的人都應能理解其是指物件的相對位置而言，因此都可以翻轉而呈現相同的構件，此都應同屬本說明書所揭露的范圍，在此容先敘明。
[0022]疊對制作工藝(overlay)是半導體領域中常用的技術。其原理為在晶片上分布多個觀察點，然后測量這些觀察點于電腦模擬系統中以及實際形成于晶片上的位置差異，進而將兩者的差異制作成一偏移向量圖。其中偏移向量圖顯示在晶片上的各觀察點的預計位置與實際位置差異，接著可以通過偏移向量圖來修正圖案形狀或是位置，使圖案可以形成到制作者所期望的位置上(例如可精準地堆疊于另一層材料層上)。
[0023]申請人發現目前的疊對步驟仍有一些缺點，圖1繪示一晶片上完全區域與邊界區域的定義。如圖1所示，提供一晶片W，晶片W可以在后續步驟中被切割成多個裸片(die)，此處為了附圖簡潔并未繪出被切割后的裸片。另外在晶片W上定義多個曝光區域S(shot)，其中各曝光區域S的大小或排列分布可以由使用者自行定義。此處所定義的曝光區域S又可以稱為shot或是field。其中曝光區域S的大小取決于曝光機臺進行單次曝光時，光源所能照射的單位面積。也就是說，當曝光步驟進行時，曝光機臺會以步進方式依序在每一個曝光區域S做一次曝光動作，通常每一個曝光區域S內會包含有多個裸片(die)，且各裸片之間包含有切割道。其中圖1為了附圖簡潔并未畫出每一個曝光區域S內的裸片與切割道，但可以理解的是曝光區域S、裸片與切割道的大小或是排列可依照實際需求而調整。
[0024]上述曝光區域S中，更定義出一部分的完全區域S1以及另一部分的邊界區域S2。其中本實施例中完全區域S1定義為:完全區域S1的所有范圍與晶片W完全重疊，也就是說完全區域S1內包含的所有裸片(die)均在晶片W 的范圍內，而邊界區域S2定義為:邊界區域S2僅有一部分范圍與晶片W重疊，另一部分則位于晶片W的范圍之外。另一個判定的方法為，設定晶片 W的有效半徑為R，從晶片W的圓心以有效半徑R畫一圓，則通過有效半徑R的各區域S，即為邊界區域S2。
[0025]此處的有效半徑R，會根據晶片W的大小而有所改變，舉例來說，12 英寸晶片的直徑約為300毫米(mm)，則有效半徑R約為145mm。有效半徑 R的定義為晶片W上可以生成裸片的范圍，因為需要扣除晶片W的最邊界無法形成裸片的區域，所以有效半徑R會略小于真實的晶片半徑(也就是 300/2mm)。不過值得注意的是上述有效半徑R可以依照實際制作工藝或晶片大小而調整，而本專利技術不限于此。
[0026]另外，在晶片W上分布有多個觀察點P，其中觀察點P的位置可由使用者自行定義，但每一個曝光區域S中觀察點的位置會一致，且觀察點P會位于切割道上。在一些實施例中，觀察點P也可以視作疊對步驟中的疊對標記(overlay mark)，用來觀察疊對前后的偏移、旋轉或縮放等變化。
[0027]現有的疊對步驟中，若觀察點P位于邊界區域S2時，由于邊界區域S2 鄰近于晶片W的邊界，因此有一部分的觀察點位于晶片W范圍之外而無法被測量，且位于邊界區域S2中可以測量到的觀察點P也可能具有分布不均的情況，如此對于測量數據精準度影響較大，也就是說測量邊界區域S2的觀察點較容易產生誤差。而現有疊對步驟的解決方法則是刻意將位于邊界區域S2中的觀察點P忽略不計，只計算剩余區域(例如完全區域S1)的觀察點 P的偏移量。但是如此一來，等同于放棄邊界區域S2的觀察點P的偏移量計算，因此位于邊界區域S2內的裸片的良率也會大幅度下降。
[0028]本專利技術提供一種提高疊對步驟精準度的方法，尤其是一種過濾邊界區域 S2內的觀察點的方法，經由本專利技術所提供的方法，可以有效篩選邊界區域S2 內的觀察點，使得經過篩選后位于邊界區域S2的觀察點P可以呈現均勻分布，有利于提高邊界區域S2內疊對制作工藝的精準度。請參考圖2，其繪示本專利技術的提高疊對步驟精準度的流程圖。如圖2所示，首先如步驟S01，使用一電腦系統，將一晶片W的范圍分隔為多個曝光區域S，并且在各曝光區域S定義多個觀察點P。接著如步驟S02所示，從所有曝光區域S中找出一部分的邊界區域S2。關于此處判定邊界區域S2的本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種半導體制作工藝，包含:使用電腦系統，將晶片范圍分隔為多個曝光區域(shot)，并且在各曝光區域定義出多個觀察點；找出各該曝光區域中的部分邊界區域；計算各該邊界區域中的該觀察點的數量，并且剔除數量少于3個觀察點的該些邊界區域；統計剩余的該些邊界區域中的各該觀察點，并刪除一部分的該觀察點，直到該觀察點的總數量滿足預設總數，且使各該觀察點呈均勻分布；以及對所剩余的各該觀察點進行對準測量步驟，以生成偏移向量圖。2.如權利要求1所述的半導體制作工藝，其中找出各該曝光區域中的該些邊界區域的方法包含:定義該晶片范圍的圓心，以及有效半徑值R，并根據該圓心以及該有效半徑繪出圓；其中各該曝光區域中，通過該圓的該些曝光區域被定義為該些邊界區域。3.如權利要求2所述的半導體制作工藝，其中每一個該曝光區域中都包含有多個完整裸片(die)，且各該邊界區域中至少包含有一完整裸片。4.如權利要求2所述的半導體制作工藝，其中統計剩余的該些邊界區域中的各觀察點的方法包含:將剩余的各該觀察點，依據各該觀察點距離該圓心的直線距離，統計于表格中。5.如權利要求4所述的半導體制作工藝，...

【專利技術屬性】
技術研發人員：劉殿寒，白源吉，談文毅，
申請(專利權)人：聯芯集成電路制造廈門有限公司，
類型：發明
國別省市：