半導體器件及其形成方法技術

一種半導體器件，包括：納米結構的第一堆疊件；納米結構的第二堆疊件，與第一堆疊件水平偏移；第一源極/漏極區，鄰接納米結構的第一堆疊件；第二源極/漏極區，鄰接納米結構的第二堆疊件；壁結構，位于第一堆疊件與第二堆疊件之間并且與第一堆疊件的納米結構間隔開；以及第一柵極結構，第一柵極結構包括：柵極介電層，包裹環繞第一堆疊件的納米結構；和導電芯層，位于柵極介電層上，其中，第一堆疊件的一個納米結構與壁結構之間的導電芯層的厚度在0納米至1納米的范圍內。本申請的實施例還提供了一種形成半導體器件的方法。種形成半導體器件的方法。種形成半導體器件的方法。

【技術實現步驟摘要】
半導體器件及其形成方法


[0001]本申請的實施例涉及一種半導體器件及其形成方法。

技術介紹

[0002]半導體集成電路(IC)行業經歷了指數級增長。集成電路材料和設計的技術進步產生了一代又一代的集成電路，每一代的電路都比上一代更小、更復雜。在IC發展的過程中，功能密度(即，每芯片面積的互連器件的數量)通常增加，而幾何尺寸(即，可以使用制造工藝創建的最小組件(或線))減少。這種按比例縮小的過程通常通過提高生產效率和降低相關成本來提供好處。這種按比例縮小也增加了處理和制造IC的復雜性。

技術實現思路

[0003]根據本申請的實施例的一個方面，提供了一種半導體器件，包括：納米結構的第一堆疊件；納米結構的第二堆疊件，與第一堆疊件水平偏移；第一源極/漏極區，鄰接納米結構的第一堆疊件；第二源極/漏極區，鄰接納米結構的第二堆疊件；壁結構，位于第一堆疊件與第二堆疊件之間并且與第一堆疊件的納米結構間隔開；以及第一柵極結構。第一柵極結構包括：柵極介電層，包裹環繞第一堆疊件的納米結構；和導電芯層，位于柵極介電層上，其中，第一堆疊件的一個納米結構與壁結構之間的導電芯層的厚度在0納米至1納米的范圍內。
[0004]根據本申請的實施例的另一個方面，提供了一種形成半導體器件的方法，包括：形成納米結構的第一堆疊件和納米結構的第二堆疊件；在第一堆疊件和第二堆疊件上方形成犧牲柵極結構；形成第一源極/漏極區和第二源極/漏極區，第一源極/漏極區鄰接第一堆疊件，并且第二源極/漏極區鄰接第二堆疊件；通過去除犧牲柵極結構來形成柵極溝槽；在柵極溝槽中形成壁結構；以及形成柵極結構，柵極結構包裹環繞第一堆疊件和第二堆疊件并且鄰接壁結構，其中，柵極結構和壁結構的上表面基本上共面。
[0005]根據本申請的實施例的又一個方面，提供了一種半導體器件，包括：納米結構的第一堆疊件；與第一堆疊件水平偏移的納米結構的第二堆疊件；第一源極/漏極區，鄰接納米結構的第一堆疊件；第二源極/漏極區，鄰接納米結構的第二堆疊件；壁結構，位于第一堆疊件與第二堆疊件之間并且通過第一開口與第一堆疊件的納米結構間隔開；側壁間隔件，從第一堆疊件延伸到第二堆疊件；以及第一柵極結構，第一柵極結構包括柵極介電層，柵極介電層包裹環繞第一堆疊件的納米結構并在第一開口中合并。
附圖說明
[0006]當結合附圖進行閱讀時，從以下詳細描述可最佳理解本公開的各個方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
[0007]圖1A
?
圖1Z和圖7是根據本公開的實施例制造的IC器件的部分的示意性俯視圖和
截面側視圖。
[0008]圖2A
?
圖2Z、圖3A
?
圖3V、圖4A
?
圖4J和圖5是根據本公開實施例的處于制造的各個階段的IC器件的中間透視圖。
[0009]圖6是根據各種實施例的方法的流程圖。
具體實施方式
[0010]以下公開內容提供了許多用于實現本公開的不同特征不同的實施例或實例。下面描述了組件和布置的具體實施例或實例以簡化本公開。當然，這些僅是實例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本公開可以在各個示例中重復參考數字和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指示討論的各個實施例和/或配置之間的關系。
[0011]此外，為了便于描述，本文中可以使用諸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的間隔關系術語，以描述如圖中所示的一個元件或部件與另一元件或部件的關系。除了圖中所示的方位外，間隔關系術語旨在包括器件在使用或操作工藝中的不同方位。裝置可以以其它方式定位(旋轉90度或在其它方位)，并且在本文中使用的間隔關系描述符可以同樣地作相應地解釋。
[0012]指示相對程度的術語，如“約”、“基本上”等，應被解釋為本領域普通技術人員依據的當前技術規范。
[0013]本公開通常涉及半導體器件，并且更具體地涉及場效應晶體管(FET)，諸如平面FET、三維鰭FET(FinFET)或納米結構器件。納米結構器件的示例包括全環柵(GAA)器件、納米片FET(NSFET)、納米線FET(NWFET)等。在先進技術節點中，納米結構器件之間的有源區間距通常是均勻的，源極/漏極外延結構是對稱的，并且金屬柵極圍繞納米結構(例如，納米片)的四側。柵極
?
漏極電容(“Cgd”)由于更大的金屬柵極端蓋和增加的源極/漏極外延尺寸而增加。
[0014]由于更好的柵極控制，像NSFET這樣的納米結構器件體系結構的短溝道特性已經改善了，而減小金屬柵極端蓋可以預期性能增益(例如，AC降低)。此外，減小的金屬柵極端蓋可以推動有源區間距按比例縮小，從而減小單元高度。用于端蓋減小的側金屬柵極的直接蝕刻可引起嚴重的高閾值電壓(Vt)和Vt變化。因此，單元高度受限于最小部件尺寸均勻性和金屬柵極隔離光刻的覆蓋偏移。
[0015]本公開的實施例提供了一種形成自對準柵極隔離壁的方法，該方法能夠實現密度按比例縮放和器件AC減小而不損失短溝道控制。在實施例中，在替換柵極工藝中形成柵極隔離壁，其中用金屬柵極替換多晶硅柵極。柵極隔離壁可以在犧牲柵極去除之后和溝道釋放(例如，SiGe去除)之前形成，并且柵極隔離壁被限制在側壁間隔件之間和有源區域(例如，鰭)之間，從而形成叉片結構。由于HK合并于端蓋中，所以高k柵極電介質在納米片周圍延伸，使得端蓋中的金屬柵極的功函金屬是可選的。在一些實施例中，功函金屬(WFM，work
?
function metal)填充在端蓋中至小于1納米(nm)的厚度。頂部功函金屬(即，在頂部納米片上方)的厚度與片間(inter
?
sheet)功函金屬厚度相同。
[0016]上述技術特征允許單元高度減小(例如，由于有源區空間減小)、單元電容(Ccell)減小、功率效率(Δpeff)提高(由于叉片結構和高k柵極電介質完全環繞GAA狀輪廓)。由于頂部功函金屬的厚度與片間功函金屬的厚度相同，所以納米片之間的性能(例如Vt)更加均勻。因為壁被限制在側壁間隔件之間，所以源極/漏極接觸件與柵極通孔短路的顧慮很低。
[0017]納米結構晶體管結構可以通過任何合適的方法圖案化。例如，可以使用一個或多個光刻工藝對結構進行圖案化，包括雙重圖案化或多重圖案化工藝。通常，雙重圖案化或多重圖案化工藝將光刻和自對準工藝相結合，從而允許創建具有例如比使用單一直接光刻工藝可獲得的節距更小的節距的圖案。例如，在一個實施例中，在襯底上形成犧牲層，并使用光刻工藝將其圖案化。使用自對準工藝在圖案本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種半導體器件，包括：納米結構的第一堆疊件；納米結構的第二堆疊件，與所述第一堆疊件水平偏移；第一源極/漏極區，鄰接所述納米結構的第一堆疊件；第二源極/漏極區，鄰接所述納米結構的第二堆疊件；壁結構，位于所述第一堆疊件與所述第二堆疊件之間并且與所述第一堆疊件的納米結構間隔開；以及第一柵極結構，所述第一柵極結構包括：柵極介電層，包裹環繞所述第一堆疊件的納米結構；和導電芯層，位于所述柵極介電層上，其中，所述第一堆疊件的一個納米結構與所述壁結構之間的所述導電芯層的厚度在0納米至1納米的范圍內。2.根據權利要求1所述的半導體器件，其中，所述壁結構包括：第一介電層；和第二介電層，位于所述第一介電層與所述第一堆疊件和所述第二堆疊件之間。3.根據權利要求1所述的半導體器件，還包括：隔離區；其中，所述壁結構從所述第一柵極結構的上表面延伸到所述第一柵極結構的下表面以下的水平。4.根據權利要求3所述的半導體器件，還包括：第三介電層，位于所述壁結構與所述隔離區之間。5.根據權利要求1所述的半導體器件，還包括：側壁間隔件，從所述第一堆疊件延伸到所述第二堆疊件；其中，所述壁結構通過所述側壁間隔件與所述第一源極/漏極區和所述第二源極/漏極區分離。6.根據權利要求1所述的半導體器件，其中，所述第一堆疊件包括：第一納米結構；和第二納米結構，位于所述第一納米結構上方并且與所述第一納米結構分離第一距離；其中，所述第一柵極結構在所述第二納米結構上方延伸第二距離，所述第二距...

【專利技術屬性】
技術研發人員：潘冠廷，江國誠，朱熙甯，王志豪，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：