制作半導體器件的方法、設備、程序及產生掩模數據的程序技術

本發明專利技術提供了制作半導體器件的方法、設備、程序及產生掩模數據的程序。用于制作半導體器件的方法包括以下步驟：讀取要制作的電路的物理布局數據，并且執行計算，以將物理布局數據中的圖案寬度調整預定的量；讀取物理布局，并且通過使用所關注的范圍以及所關注的范圍附近的范圍的圖案密度、圖案寬度以及周邊長度中的至少一者進行定量計算，來對被預測當在圖案上的被平坦化膜上執行平坦化處理時將會殘留作為預定量以上的階梯差的圖案進行分析；以及讀取被預測殘留作為階梯差的圖案的數據，并且對其中不會殘留預定量以上的階梯差的布局進行修正。

【技術實現步驟摘要】

本專利技術涉及用于制作半導體器件的方法、用于制作半導體器件的設備、用于制作 半導體器件的程序以及用于產生掩模數據的程序。更具體地，本專利技術涉及這樣一些用于制 作半導體器件的方法、用于制作半導體器件的設備、用于制作半導體器件的程序以及用于 產生掩模數據的程序，其中在圖案上的被平坦化膜將要被平坦化的情況下，它們預測將要 殘留作為階梯差的部分，并且將這部分的存在反映到布局修正和制作條件中。
技術介紹
作為用于處理較高集成度的半導體集成電路的技術，在將要制作半導體集成電路 時已經執行了平坦化處理。平坦化處理技術的一個示例是化學機械研磨法(下文中有時稱 作 “CMP 法”)。圖18是用在CMP法中的研磨裝置的概念圖。該研磨裝置包括研磨板、襯底保持基 部以及研磨漿供應系統。研磨板由旋轉的研磨板旋轉軸可旋轉地支撐，并且其表面設置有 研磨墊。襯底保持基部設置在研磨板上方，并且由襯底保持基部的旋轉軸可旋轉地支撐。 例如，在襯底被研磨的情況下，將襯底設置在襯底保持基部上。襯底保持基部的旋轉軸安裝 到沿著研磨墊的方向按壓襯底保持基部的研磨壓力調整機構(未示出)。之后，在將含有研磨劑的研磨漿從研磨漿供應系統供應到研磨墊的同時，使研磨 板旋轉。同時，在使設置在襯底保持基部上的襯底旋轉的同時，通過研磨壓力調整機構調整 襯底相對于研磨墊的研磨壓力。通過上述方式，可以對襯底的表面進行研磨。在這里，在電路圖案上已經形成薄膜之后，為了提早解決問題并且減少制作半導 體器件的制作成本，在通過CMP法使得所形成的薄膜平坦化時，預先預測在平坦化之后薄 膜的厚度是非常重要的。此外，在半導體器件特性分析中，即，從確保集成電路中的時序收 斂的觀點來看，特別是在RC提取(寄生電阻、寄生電容提取)中，使用半導體器件的截面結 構的信息。因此，通過預先預測將要形成在電路圖案上并且被平坦化的薄膜的膜厚值，有 可能縮短實現時序收斂所用的時間，并且反饋和使用組件的布局中的信息(諸如虛擬填充 物)。迄今為止，作為用于預測膜形成和研磨工藝的技術，已經提出了一些模擬技 術(例如，參見日本專利No. 3580036、日本專利No. 3743120、日本未審查專利申請公報 No. 2007-103634、日本未審查專利申請公報No. 2008-4683以及日本未審查專利申請公報 No.10-144635)。在日本專利No. 3580036中，描述了一種用于預測在執行預定時間的研磨之后將 會殘留的階梯差的形狀的模擬方法。即，在使用研磨織物執行CMP的情況下，通過有限元法 計算由階梯差形狀給予研磨織物的壓力修正所造成的壓力分布，并且將該分布轉換為研磨 速率，以便于預測在單位時間之后的加工形狀。在日本專利No. 3743120中，公開了一種用于基于面積比預測研磨之后將會殘留5的膜量的技術。日本未審查專利申請公報No. 2007-103634涉及一種用于在研磨后的計算 時，通過改變面積比來考慮研磨之前的膜形成狀態的技術；特別地，已經提出了一種考慮由 O-TEOS和HDP形成的膜的圖案寬度的轉換量的技術。此外，根據轉換后的圖案的面積比來 計算研磨壓力，并將其轉換為研磨速率，以便于計算研磨量。日本未審查專利申請公報No. 2008-4683中，公開了一種其中通過使用由校準法 產生的模型來計算電鍍之后的膜厚，以便于獲得研磨之后的膜厚的技術。此外，在日本未審查專利申請公報No. 10-144635中，公開了一種其中在測試元件 組(TEG)中預先確定階梯差密度與膜厚階梯差之間的關系，并且計算在實際布局中的面積 密度，并在其中超過預定階梯差閾值的部分中產生虛擬部分的技術。
技術實現思路
然而，在上述模擬技術中，因為執行了電鍍后的膜厚的計算以及芯片的整個表面 的研磨量的計算，所以產生處理時間較長的問題，并且需要較長時間來利用根據TEG數據 的技術獲得實驗數據。即，在迄今為止已經提出的技術中，在執行計算之前形成膜并且產生研磨模型。為 了產生這個模型，有必要預先獲得TEG數據并且將其輸入到成膜和研磨模型，以便于確定 參數。隨后，在考慮獲得實驗數據、校準時間等時，除了計算實際研磨后的膜厚的時間之外， 還需要許多處理。此外，如果花費時間計算研磨之后的膜厚，那么將該計算結合到設計環境中是不 實際的。因此，如日本未審查專利申請公報No. 10-144635所述，難以使用用于優化虛擬部 分的計算。由于這個原因，如美國專利No. 2004/0139419所述，在實現與設計環境協調(諸 如虛擬優化和布局修正)的情況下，基于模型的膜厚計算的使用是處理的負擔。在現有技術的所有示例中，通過使用在布置和配線處理之后輸出的掩模數據來執 行膜厚計算，并且進行階梯差的確定。由于這個原因，如果在此時發現階梯差的誤差，那么 通過有必要通過返回到布局設計的開始來進行修正，并且對于設計處理時間施加較大的影 響。期望提供一種在圖案上的被平坦化膜將要被平坦化時快速和精確地預測其中將 會發生預定量以上的階梯差的部分，并且在短時間內執行布局修正的技術。根據本專利技術的實施例，提供了一種用于制作半導體器件的方法，包括以下步驟將 要制作的電路的物理布局數據讀取到計算單元中，并且執行計算，以將物理布局數據中的 圖案寬度調整預定的量；將調整了圖案寬度之后的、從計算單元輸出的物理布局讀取到分 析單元中，并且對于所關注的物理布局的范圍，通過使用所關注的范圍以及所關注的范圍 附近的范圍的圖案密度、圖案寬度以及周邊長度中的至少一者進行定量計算，來對被預測 在圖案上的被平坦化膜上執行平坦化處理的情況下將會殘留作為預定量以上的階梯差的 圖案進行分析；以及將從分析單元輸出的、被預測將會殘留作為階梯差的圖案的數據讀取 到修正單元中，并且對其中不會殘留預定量以上的階梯差的布局或制作條件進行修正。根據本專利技術的另一個實施例，提供了一種用于制作半導體器件的設備，包括計算 單元，其構造為讀取要制作的電路的物理布局數據并且執行計算，以將物理布局數據中的 圖案寬度調整預定的量；分析單元，其構造為讀取調整了圖案寬度之后的、從計算單元輸出的物理布局，并且對于所關注的物理布局的范圍，通過使用所關注的范圍以及所關注的范 圍附近的范圍的圖案密度、圖案寬度以及周邊長度中的至少一者進行定量計算，來對被預 測在圖案上的被平坦化膜上執行平坦化處理的情況下將會殘留作為預定量以上的階梯差 的圖案進行分析；以及修正單元，其構造為讀取從分析單元輸出的、被預測將會殘留作為階 梯差的圖案的數據，并且對其中不會殘留預定量以上的階梯差的布局進行修正。根據本專利技術的另一個實施例，提供了一種用于制作半導體器件的程序，該程序使 得計算機執行包括以下步驟的處理執行計算，以將要制作的電路的物理布局數據中的圖 案寬度調整預定的量；對于所關注的物理布局的范圍，通過使用所關注的范圍以及所關注 的范圍附近的范圍的圖案密度、圖案寬度以及周邊長度中的至少一者進行定量計算，來對 被預測在圖案上的被平坦化膜上執行平坦化處理的情況下將會殘留作為預定量以上的階 梯差的圖案進行分析；以及基于預測將會殘留作為階梯差的圖案的數據，對于其中不會殘 留預定量以上的階梯差的布局或制作條件進行修正。根據本專利技術的另一個實施例，提供了一種用于生成掩模數據的程序本文檔來自技高網...

【技術保護點】
一種用于制作半導體器件的方法，包括以下步驟：將要制作的電路的物理布局數據讀取到計算單元中，并且執行計算，以將所述物理布局數據中的圖案寬度調整預定的量；將調整了所述圖案寬度之后的、從所述計算單元輸出的物理布局讀取到分析單元中，并且對于所關注的所述物理布局的范圍，通過使用所關注的范圍以及所關注的范圍附近的范圍的圖案密度、圖案寬度以及周邊長度中的至少一者來進行定量計算，來對被預測在圖案上的被平坦化膜上執行平坦化處理的情況下將會殘留作為預定量以上的階梯差的圖案進行分析；以及將從所述分析單元輸出的、被預測將會殘留作為階梯差的圖案的數據讀取到修正單元中，并且對其中不會殘留預定量以上的階梯差的布局進行修正。

【技術特征摘要】
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【專利技術屬性】
技術研發人員：出羽恭子，澀木俊一，坂入卓，
申請(專利權)人：索尼公司，
類型：發明
國別省市：JP[日本]