【技術實現步驟摘要】
本專利技術涉及集成電路，具體涉及一種芯片布局優化方法、裝置、計算機設備及存儲介質。
技術介紹
1、在市場的需求選擇下，集成電路設計正朝向多功能、高性能、低功耗、超高速、便攜化、良率高、長壽命和設計周期短的目標前進。隨著半導體制造工藝節點的不斷縮小，器件的尺寸也在按比例縮小，芯片的金屬層逐漸增多，芯片上需要擺放的晶體管的數目急劇增加，互連線連接越來越復雜，都給芯片的物理實施帶來了極大的困難，而合理的布局規劃（floorplan）與布局（place），能夠降低芯片的物理實施難度。在布局完成之后，一般通過擁塞（congestion）分析，確定布局是否合理。
2、目前，針對芯片局部或整體的邏輯單元（cell）的引腳（pin）過密導致的擁塞，一般通過增大多引腳邏輯單元的間距，即通過電子自動化設計（electronic?designautomation，eda）工具將多引腳邏輯單元推開，來解決擁塞。但是由于邏輯本身的限制及優化空間有限，導致解決擁塞問題的效果較差。
技術實現思路
1、有鑒于此，本專利技術提供了一種芯片布局優化方法、裝置、計算機設備及存儲介質，以解決由于多引腳邏輯單元引起的擁塞問題。
2、第一方面，本專利技術提供了一種芯片布局優化方法，方法包括：在完成多個基礎模塊中的每個基礎模塊的布局之后，對每個基礎模塊進行擁塞分析，其中，基礎模塊為芯片上的基礎模塊，基礎模塊包括多個邏輯單元；在第一基礎模塊的擁塞區域是由多引腳邏輯單元引起的情況下，以禁用多引腳邏輯單元為條
3、本實施例提供的芯片布局優化方法，在完成多個基礎模塊中每個基礎模塊的布局之后，對每個基礎模塊進行擁塞分析，在基礎模塊的擁塞區域的擁塞是由多引腳邏輯單元引起時，以禁用多引腳邏輯單元為條件，重新確定第一基礎模塊包括的多個邏輯單元，并基于重新確定的多個邏輯單元，更新第一基礎模塊的布局，使第一基礎模塊的擁塞程度可被接受。在本實施例中，在擁塞是由多引腳邏輯單元引起的情況下，通過禁用多引腳邏輯單元，重新確定擁塞區域的邏輯單元，優化擁塞區域的布局，能夠減少由于多引腳邏輯單元導致的擁塞問題，從而更方便有效的解決擁塞問題。
4、在一種可選的實施方式中，在以禁用多引腳的邏輯單元為條件，重新確定第一基礎模塊包括的多個邏輯單元之前，方法還包括：獲取第二基礎模塊中的多引腳邏輯單元的位置信息，其中，第二基礎模塊為多個基礎模塊中多引腳邏輯單元所占的比例大于預設比例的基礎模塊；獲取第一基礎模塊的擁塞區域的位置信息；基于第二基礎模塊中的多引腳邏輯單元的位置信息和第一基礎模塊的擁塞區域的位置信息，確定第一基礎模塊的擁塞區域是否由多引腳邏輯單元引起。
5、在本實施例中，基于第二基礎模塊中的多引腳邏輯單元的位置信息和第一基礎模塊的擁塞區域的位置信息，能夠更準確的確定第一基礎模塊的擁塞區域是否是由多引腳邏輯單元引起的。
6、在一種可選的實施方式中，基于第二基礎模塊中的多引腳邏輯單元的位置信息和第一基礎模塊的擁塞區域的位置信息，確定第一基礎模塊的擁塞區域是否由多引腳邏輯單元引起，包括：在第二基礎模塊中的多引腳邏輯單元的位置信息和第一基礎模塊的擁塞區域的位置信息存在交集的情況下，第一基礎模塊的擁塞區域是由多引腳邏輯單元引起的。
7、在本實施例中，基于第二基礎模塊中的多引腳邏輯單元的位置信息和第一基礎模塊的擁塞區域的位置信息是否存在交集，能夠方便準確的確定第二基礎模塊中的多引腳邏輯單元所在區域與第一基礎模塊的擁塞區域是否存在重合區域，進而準確的確定第一基礎模塊的擁塞區域是否是由多引腳邏輯單元引起的。
8、在一種可選的實施方式中，基于第二基礎模塊中的多引腳邏輯單元的位置信息和第一基礎模塊的擁塞區域的位置信息，確定第一基礎模塊的擁塞區域是否由多引腳邏輯單元引起，包括：在第二基礎模塊中的多引腳邏輯單元的位置信息和第一基礎模塊的擁塞區域的位置信息不存在交集的情況下，第一基礎模塊的擁塞區域不是由多引腳邏輯單元引起的。
9、在一種可選的實施方式中，在第一基礎模塊的擁塞區域是由多引腳邏輯單元引起的情況下，以禁用多引腳邏輯單元為條件，重新確定第一基礎模塊包括的多個邏輯單元，包括：在第一基礎模塊的擁塞區域是由多引腳邏輯單元引起的情況下，且在第二基礎模塊的數量小于預設數量的情況下，以禁用多引腳邏輯單元為條件，重新確定第一基礎模塊包括的多個邏輯單元。
10、在本實施例中，在第二基礎模塊的數量小于預設數量的情況下，才在物理綜合中對第一基礎模塊禁用多引腳邏輯單元，能夠避免芯片中的邏輯單元的數量大幅增長，以及避免芯片中的邏輯單元所占的面積大幅增加，從而在解決擁塞問題的同時，保證芯片的性能。
11、在一種可選的實施方式中，在獲取第二基礎模塊中的多引腳邏輯單元的位置信息之前，方法還包括：基于模塊數據庫，確定每個基礎模塊中的多引腳邏輯單元所占的比例；根據多引腳邏輯單元所占的比例，從多個基礎模塊中確定第二基礎模塊。
12、在本實施例中，基于多引腳邏輯單元所占的比例，從多個基礎模塊中確定第二基礎模塊，能夠更方便快捷的從多個基礎模塊中確定出容易產生多引腳邏輯單元過于密集導致的擁塞的基礎模塊。
13、在一種可選的實施方式中，預設比例的取值范圍為35%至40%。
14、在本實施例中，將預設比例限定在35%至40%之間，可以更準確的確定第一基礎模塊的擁塞區域是否是由多引腳邏輯單元引起的。
15、在一種可選的實施方式中，第二基礎模塊中的多引腳邏輯單元的位置信息和第一基礎模塊的擁塞區域的位置信息為坐標信息。
16、在本實施例中，基于坐標信息，能夠更方便快捷的確定第二基礎模塊中的多引腳邏輯單元所在區域和第一基礎模塊的擁塞區域是否存在重合區域。
17、在一種可選的實施方式中，方法還包括：在第一基礎模塊的擁塞區域不是由多引腳邏輯單元引起的情況下，在擁塞區域創建部分堵塞區域，以控制擁塞區域中邏輯單元的密度，使擁塞區域的擁塞程度小于預設擁塞程度。
18、在本實施例中，即使第一基礎模塊的擁塞區域不是由多引腳邏輯單元引起的，通過在擁塞區域創建部分堵塞區域，控制擁塞區域中邏輯單元的密度，也能夠使擁塞區域的擁塞程度可被接受。
19、在一種可選的實施方式中，在更新第一基礎模塊的布局之后，方法還包括：對更新后的第一基礎模塊進行擁塞分析；在更新后的第一基礎模塊存在擁塞區域的情況下，在擁塞區域創建部分堵塞區域，以控制擁塞區域中邏輯單元的密度，使擁塞區域的擁塞程度小于預設擁塞程度。
20、在一種可選的實施方式中，芯片包括多個最小繞線區域，對每個基礎模塊進行擁塞分析，包括本文檔來自技高網...
【技術保護點】
1.一種芯片布局優化方法，其特征在于，所述方法包括：
2.根據權利要求1所述的方法，其特征在于，在所述以禁用所述多引腳邏輯單元為條件，重新確定所述第一基礎模塊包括的多個邏輯單元之前，所述方法還包括：
3.根據權利要求2所述的方法，其特征在于，所述基于所述第二基礎模塊中的多引腳邏輯單元的位置信息和所述第一基礎模塊的擁塞區域的位置信息，確定所述第一基礎模塊的擁塞區域是否由多引腳邏輯單元引起，包括：
4.根據權利要求2所述的方法，其特征在于，所述基于所述第二基礎模塊中的多引腳邏輯單元的位置信息和所述第一基礎模塊的擁塞區域的位置信息，確定所述第一基礎模塊的擁塞區域是否由多引腳邏輯單元引起，包括：
5.根據權利要求2至4中任一項所述的方法，其特征在于，所述在第一基礎模塊的擁塞區域是由多引腳邏輯單元引起的情況下，以禁用所述多引腳邏輯單元為條件，重新確定所述第一基礎模塊的多個邏輯單元，包括：
6.根據權利要求2至4中任一項所述的方法，其特征在于，在所述獲取第二基礎模塊中的多引腳邏輯單元的位置信息之前，所述方法還包括：
7.
8.根據權利要求2至4中任一項所述的方法，其特征在于，
9.根據權利要求1至4中任一項所述的方法，其特征在于，所述方法還包括：
10.根據權利要求1至4中任一項所述的方法，其特征在于，在所述更新所述第一基礎模塊的布局之后，所述方法還包括：
11.根據權利要求1至4中任一項所述的方法，其特征在于，所述芯片包括多個最小繞線區域，所述對所述每個基礎模塊進行擁塞分析，包括：
12.根據權利要求11所述的方法，其特征在于，所述基于所述多個最小繞線區域，確定所述每個基礎模塊是否存在擁塞區域，包括：
13.一種芯片布局優化裝置，其特征在于，所述裝置包括：
14.一種計算機設備，其特征在于，包括：
15.一種計算機可讀存儲介質，其特征在于，所述計算機可讀存儲介質上存儲有計算機指令，所述計算機指令用于使計算機執行權利要求1至12中任一項所述的方法。
...【技術特征摘要】
1.一種芯片布局優化方法，其特征在于，所述方法包括：
2.根據權利要求1所述的方法，其特征在于，在所述以禁用所述多引腳邏輯單元為條件，重新確定所述第一基礎模塊包括的多個邏輯單元之前，所述方法還包括：
3.根據權利要求2所述的方法，其特征在于，所述基于所述第二基礎模塊中的多引腳邏輯單元的位置信息和所述第一基礎模塊的擁塞區域的位置信息，確定所述第一基礎模塊的擁塞區域是否由多引腳邏輯單元引起，包括：
4.根據權利要求2所述的方法，其特征在于，所述基于所述第二基礎模塊中的多引腳邏輯單元的位置信息和所述第一基礎模塊的擁塞區域的位置信息，確定所述第一基礎模塊的擁塞區域是否由多引腳邏輯單元引起，包括：
5.根據權利要求2至4中任一項所述的方法，其特征在于，所述在第一基礎模塊的擁塞區域是由多引腳邏輯單元引起的情況下，以禁用所述多引腳邏輯單元為條件，重新確定所述第一基礎模塊的多個邏輯單元，包括：
6.根據權利要求2至4中任一項所述的方法，其特征在于，在所述獲取第二基礎模塊中的多引腳邏輯單...
【專利技術屬性】
技術研發人員：張恒清，曾昭貴，高旭，
申請(專利權)人：山東云海國創云計算裝備產業創新中心有限公司，
類型：發明
國別省市：
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