【技術實現步驟摘要】
本申請涉及asic原型驗證領域，尤其涉及一種fpga的電路設計方法、asic原型驗證方法及設計裝置。
技術介紹
1、在asic實現中，通常需要通過fpga進行原型驗證。asic設計比fpga設計要大得多，通常在多個fpga上劃分為多個分區。被劃分到不同fpga的功能模塊，可能需要共同的寄存器列表進行控制，從而需要對控制寄存器進行劃分。
2、現有技術對fpga的gpio資源要求過高，同時控制寄存器的拆分復雜度高。
技術實現思路
1、鑒于此，本申請實施例提供了一種fpga的電路設計方法、asic原型驗證方法及設計裝置，以消除或改善現有技術中存在的一個或更多個缺陷。
2、本申請的第一個方面提供了一種fpga的電路設計方法，該方法包括：
3、在多個fpga的電路設計過程中例化目標asic中的控制寄存器列表以得到所述多個fpga中各個fpga各自對應的結構一致的目標控制寄存器列表；其中，各個fpga的所述目標控制寄存器列表調用各自需要的控制寄存器實現不同的功能；
4、在各個所述fpga的電路設計過程中將所述控制寄存器列表對應的控制總線進行復制以得到各個所述fpga各自對應的目標控制總線；
5、將各個所述fpga各自對應的所述目標控制總線進行串聯以得到各個所述fpga各自對應的總線連接關系數據，以使得用戶基于各個所述fpga各自對應的設計好的目標控制寄存器列表、目標控制總線和總線連接關系數據生成各個所述fpga。
6、在本
7、將各個所述目標控制寄存器列表中除對應只讀功能模塊的目標控制寄存器列表外的其他目標控制寄存器列表中的只讀寄存器都置零。
8、在本申請的一些實施例中，所述在各個所述fpga的電路設計過程中將所述控制寄存器列表對應的控制總線進行復制以得到各個所述fpga各自對應的目標控制總線，包括：
9、在各個所述fpga的電路設計過程中采用各個所述fpga各自對應的總線同步模塊將所述控制總線進行復制以得到各自對應的目標控制總線；
10、所述目標控制總線包括第一控制總線和第二控制總線；
11、其中，各個所述fpga中的終點fpga的目標控制總線不包括所述第二控制總線；各個所述fpga中的起點fpga中的目標控制總線還包括對所述控制總線進行復制得到的第三控制總線。
12、在本申請的一些實施例中，所述將各個所述fpga各自對應的所述目標控制總線進行串聯以得到各個所述fpga各自對應的總線連接關系數據，包括：
13、將各個所述第一控制總線與各自對應的總線同步模塊和本地的目標控制寄存器列表進行連接，以及將各個所述第二控制總線與各自對應的總線同步模塊和下一級fpga的總線同步模塊進行連接；將所述第三控制總線與對應的總線同步模塊和所述目標asic的各個功能模塊進行連接，以得到各個所述fpga各自對應的總線連接關系數據。
14、本申請的第二個方面提供了一種fpga的電路設計裝置，該裝置包括：
15、控制寄存器列表例化模塊，用于在多個fpga的電路設計過程中例化目標asic中的控制寄存器列表以得到所述多個fpga中各個fpga各自對應的結構一致的目標控制寄存器列表；其中，各個fpga的所述目標控制寄存器列表調用各自需要的控制寄存器實現不同的功能；
16、控制總線復制模塊，用于在各個所述fpga的電路設計過程中將所述控制寄存器列表對應的控制總線進行復制以得到各個所述fpga各自對應的目標控制總線；
17、控制總線串聯模塊，用于將各個所述fpga各自對應的所述目標控制總線進行串聯以得到各個所述fpga各自對應的總線連接關系數據，以使得用戶基于各個所述fpga各自對應的設計好的目標控制寄存器列表、目標控制總線和總線連接關系數據生成各個所述fpga。
18、本申請的第三個方面還提供了一種基于fpga的asic原型驗證方法，該方法包括：
19、生成目標控制指令；
20、將所述目標控制指令發送至各個由權利要求1-4任一項所述的fpga的電路設計方法生成的fpga各自對應的總線同步模塊，以使各個所述總線同步模塊在各自對應的本地目標控制寄存器列表中進行相應的讀取或更新。
21、在本申請的一些實施例中，在所述目標控制指令為只讀指令時，所述以使各個所述總線同步模塊在各自對應的本地目標控制寄存器列表中進行相應的讀取或更新，包括：
22、各個所述總線同步模塊依次基于接收到的只讀指令，將各自接收到的目標讀取數據，與從本地的目標控制寄存器列表中的只寫寄存器基于所述只讀指令讀取的讀取數據進行或運算，以更新所述目標讀取數據，并將更新后的目標讀取數據和所述只讀指令傳入各自對應的下一級fpga中的總線同步模塊。
23、在本申請的一些實施例中，在所述目標控制指令為只寫指令時，所述以使各個所述總線同步模塊在各自對應的本地目標控制寄存器列表中進行相應的讀取或更新，包括：
24、各個所述總線同步模塊依次基于接收到的只寫指令，將各自接收到的目標寫入數據寫入本地的目標控制寄存器列表中的只寫寄存器，并將所述目標寫入數據和只寫指令傳入各自對應的下一級fpga中的總線同步模塊。
25、本申請的第四個方面提供了一種電子設備，包括存儲器、處理器及存儲在存儲器上并可在處理器上運行的計算機程序，所述處理器執行所述計算機程序時實現前述的第一方面所述的fpga的電路設計方法，或者實現前述的第三方面所述的基于fpga的asic原型驗證方法。
26、本申請的第五個方面提供了一種計算機可讀存儲介質，其上存儲有計算機程序，該計算機程序被處理器執行時實現前述的第一方面所述的fpga的電路設計方法，或者實現前述的第三方面所述的基于fpga的asic原型驗證方法。
27、本申請提供一種fpga的電路設計方法、asic原型驗證方法及設計裝置，所述方法包括：在多個fpga的電路設計過程中例化目標asic中的控制寄存器列表以得到所述多個fpga中各個fpga各自對應的結構一致的目標控制寄存器列表；在各個所述fpga的電路設計過程中將所述控制寄存器列表對應的控制總線進行復制以得到各個所述fpga各自對應的目標控制總線；將各個所述fpga各自對應的所述目標控制總線進行串聯以得到各個所述fpga各自對應的總線連接關系數據，以使得用戶基于各個所述fpga各自對應的設計好的目標控制寄存器列表、目標控制總線和總線連接關系數據生成各個所述fpga。本申請能夠有效降低控制寄存器列表劃分的復雜度，進而有效地對asic進行原型驗證。
28、本申請的附加優點、目的，以及特征將在下面的描述中將部分地加以闡述，且將對于本領域普通技術人員在研本文檔來自技高網...
【技術保護點】
1.一種FPGA的電路設計方法，其特征在于，包括：
2.根據權利要求1所述的FPGA的電路設計方法，其特征在于，在所述在多個FPGA的電路設計過程中例化目標ASIC中的控制寄存器列表以得到所述多個FPGA中各個FPGA各自對應的結構一致的目標控制寄存器列表之后，還包括：
3.根據權利要求1所述的FPGA的電路設計方法，其特征在于，所述在各個所述FPGA的電路設計過程中將所述控制寄存器列表對應的控制總線進行復制以得到各個所述FPGA各自對應的目標控制總線，包括：
4.根據權利要求3所述的FPGA的電路設計方法，其特征在于，所述將各個所述FPGA各自對應的所述目標控制總線進行串聯以得到各個所述FPGA各自對應的總線連接關系數據，包括：
5.一種基于FPGA的ASIC原型驗證方法，其特征在于，包括：
6.根據權利要求5所述的基于FPGA的ASIC原型驗證方法，其特征在于，在所述目標控制指令為只讀指令時，所述以使各個所述總線同步模塊在各自對應的本地目標控制寄存器列表中進行相應的讀取或更新，包括：
7.根據權利要求5所
8.一種FPGA的電路設計裝置，其特征在于，包括：
9.一種電子設備，包括存儲器、處理器及存儲在存儲器上并可在處理器上運行的計算機程序，其特征在于，所述處理器執行所述計算機程序時實現如權利要求1至4任一項所述的FPGA的電路設計方法，或者，執行權利要求5至7任一項所述的基于FPGA的ASIC原型驗證方法。
10.一種計算機可讀存儲介質，其上存儲有計算機程序，其特征在于，該計算機程序被處理器執行時實現如權利要求1至4任一項所述的FPGA的電路設計方法，或者，執行權利要求5至7任一項所述的基于FPGA的ASIC原型驗證方法。
...【技術特征摘要】
1.一種fpga的電路設計方法，其特征在于，包括：
2.根據權利要求1所述的fpga的電路設計方法，其特征在于，在所述在多個fpga的電路設計過程中例化目標asic中的控制寄存器列表以得到所述多個fpga中各個fpga各自對應的結構一致的目標控制寄存器列表之后，還包括：
3.根據權利要求1所述的fpga的電路設計方法，其特征在于，所述在各個所述fpga的電路設計過程中將所述控制寄存器列表對應的控制總線進行復制以得到各個所述fpga各自對應的目標控制總線，包括：
4.根據權利要求3所述的fpga的電路設計方法，其特征在于，所述將各個所述fpga各自對應的所述目標控制總線進行串聯以得到各個所述fpga各自對應的總線連接關系數據，包括：
5.一種基于fpga的asic原型驗證方法，其特征在于，包括：
6.根據權利要求5所述的基于fpga的asic原型驗證方法，其特征在于，在所述目標控制指令為只讀指令時，...
【專利技術屬性】
技術研發人員：徐龍，
申請(專利權)人：中科馭數北京科技有限公司，
類型：發明
國別省市：
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