【技術實現步驟摘要】
本專利技術涉及一種分頻電路，特別是涉及一種小數分頻電路。
技術介紹
1、分頻電路(frequency?divider，也稱分頻器)是一種將較高頻率的信號進行轉換得到較低頻率的信號的電路，即fout＝fin÷n。其中，fin是輸入信號的頻率，fout是輸出信號的頻率，n≥1。如果n是整數，則為整數分頻電路。如果n不是整數，則為小數分頻電路，也稱分數分頻電路。
2、手機等通訊裝置中往往同時集成有soc(system?on?a?chip，單片系統)和射頻系統，頻率綜合器(frequency?synthesizer)同時作為soc和射頻系統的時鐘源。當soc的時鐘信號由頻率綜合器進行整數分頻產生的情況下，soc時鐘會對射頻系統產生干擾，造成射頻系統性能衰減。如果soc時鐘由頻率綜合器進行小數分頻產生，可避免上述干擾問題。
3、一種實現小數分頻的方法是采用δσ調制器(delta-sigma?modulator，差分積分調制器)。δσ調制器輸出一系列均值為目標小數分頻比的調制碼，控制分頻器的分頻比不斷變化，在時域上實現平均意義的小數分頻。這種分頻方式輸出的信號周期不斷變化，與此同時δσ調制器輸出的調制碼在一定范圍內波動，對于較高的分頻比(例如分頻比為幾十)可以接受，但對于較低的分頻比(例如分頻比小于10)來說頻率波動過大。例如分頻比為4.125，在δσ調制器的控制下分頻比會在1到8之間波動，使得輸出信號的頻率波動很大。因此，如何以較低的成本實現周期穩定的小數分頻，還能實現較低的分頻比，成為本領域技術人員需要解決的問題
技術實現思路
1、本專利技術所要解決的技術問題是提供一種低成本、低抖動的小數分頻電路，輸出信號周期穩定，同時可以實現低分頻需求。
2、為解決上述技術問題，本專利技術提出了一種基于相位插值器的低抖動小數分頻電路，包括整數分頻器、積分器、相位插值器；一路待分頻信號經過整數分頻器后得到多路整數分頻信號，其整數分頻比是i，并且相鄰的整數分頻信號的相位差相同；相位插值器根據積分器輸出的相位插值器控制信號，對所述多路整數分頻信號進行插值生成目標小數分頻信號；目標小數分頻信號的分頻比是i到i+1之間的小數、或者是i－1到i之間的小數。
3、作為示例，所述整數分頻器是四分頻器，用來根據一路待分頻信號生成八路四分頻信號，這八路四分頻信號的頻率均為待分頻信號的頻率的、且相鄰的四分頻信號的相位差為45°。
4、進一步地，所述積分器用來對預設信號累加，生成相位插值器控制信號，如超出累加器輸出范圍的最大值則從頭開始；所述預設信號為恒定信號，取值范圍是－2n+1到2n之間的非零整數，其中n為正整數；所述累加器輸出范圍是1到2m，其中m為正整數；整數分頻器輸出的任意一路整數分頻信號作為積分器的時鐘信號。
5、優選地，要求2n＜2m÷10。
6、進一步地，將預設信號的取值稱為terr，將累加器輸出范圍的最大值稱為c。在時鐘信號的第1個周期內，相位插值器控制信號輸出terr。在時鐘信號的第2個周期內，相位插值器控制信號輸出2×terr。以此類推。在時鐘信號的第[c/terr]個周期內，其中[]表示取整操作，相位插值器控制信號輸出[c/terr]×terr。在時鐘信號的第[c/terr]+1個周期內，相位插值器控制信號輸出(c/terr]+1)×terr－c，此時超出了累加器輸出范圍的最大值c因而溢出從頭開始。
7、進一步地，所述相位插值器的輸入信號包括整數分頻器輸出的多路整數分頻信號和積分器輸出的相位插值器控制信號；多路整數分頻信號作為插值參考信號；相位插值器控制信號對輸入的多路整數分頻信號進行插值，產生總計2m個相位；所述相位插值器根據相位插值器控制信號的輸出值選擇對應的相位，輸出目標小數分頻信號；所述相位插值器插值產生的相位數量等于所述積分器對預設信號累加的累加器輸出范圍最大值。
8、進一步地，將預設信號的取值稱為terr，將累加器輸出范圍的最大值稱為c。在時鐘信號的第1個周期內，相位插值器控制信號輸出terr；相位插值器輸出第terr個相位，目標小數分頻信號相對于時鐘信號延時terr÷c×t；其中，t為時鐘信號的周期，同時也是待分頻信號的周期的i倍。在時鐘信號的第2個周期內，相位插值器控制信號輸出2×terr；相位插值器輸出第2×terr個相位，目標小數分頻信號相對于時鐘信號延時2×terr÷c×t。以此類推；目標小數分頻信號在時鐘信號的每個周期內都比前一個周期多延時terr÷c×t。在時鐘信號的第[c/terr]個周期內，其中[]表示取整操作，相位插值器控制信號輸出[c/terr]×terr；相位插值器輸出第[c/terr]×terr個相位；目標小數分頻信號相對于時鐘信號延時[c/terr]×terr÷c×t。在時鐘信號的第[c/terr]+1個周期內，相位插值器控制信號輸出(c/terr]+1)×terr－c，此時超出了累加器輸出范圍的最大值c因而溢出從頭開始；相位插值器輸出第([c/terr]×terr+1)×terr－c個相位，此時超出了相位的最大值c因而溢出從頭開始；目標小數分頻信號相對于時鐘信號延時([c/terr]×terr+1)÷c×t－t。經過第[c/terr]次延時的目標小數分頻信號的上升沿與經過第[c/terr]+1次延時的目標小數分頻信號ck_div_out的上升沿因為靠近而融合為一個上升沿，這使目標小數分頻信號以[c/terr]×t的時間段作為一個循環，每個循環內有[c/terr]－1個目標小數分頻信號。
9、進一步地，在目標小數分頻信號的每個循環內，目標小數分頻信號的周期都是t+terr÷128×t，只是在每個循環的頭尾位置有兩處例外。在目標小數分頻信號的每個循環的結束位置，由于兩個上升沿融合為一個而使得該循環內最后一個目標小數分頻信號的周期增加了這給目標小數分頻信號的周期帶來的抖動是在目標小數分頻信號的每個循環的開始位置產生的抖動是一樣的大小。
10、進一步地，在目標小數分頻信號的每個循環內，目標小數分頻信號的數量比時鐘信號的數量少1；在經歷時鐘信號的c個周期的過程中，共有c－terr個完整的目標小數分頻信號；目標小數分頻信號的周期tck_div_out＝c÷(c－terr)×t，這是考慮了前述兩處例外的情況計算的。目標小數分頻信號的理論頻率fck_div_out＝(c-terr)÷c÷i×fclk_in；其中，f表示時鐘信號的頻率，fclk_in表示待分頻信號的頻率，fclk_in＝i×f。目標小數分頻信號的理論分頻比是i×c÷(c-terr)；如果terr為正數，那么輸出信號的理論分頻比是i到i+1之間的小數；如果terr為負數，那么輸出信號的理論分頻比是i－1到i之間的小數。
11、可選地，所述小數分頻電路在整數分頻器之前還包括二選一選擇器；所述二選一選擇器用來在使能信號的控制下從兩個輸入中選擇一個直接輸出，所述兩個輸入分別是待分頻信號和低電平信號；所述二選一選擇器用本文檔來自技高網...
【技術保護點】
1.一種基于相位插值器的低抖動小數分頻電路，其特征是，包括整數分頻器、積分器、相位插值器；一路待分頻信號經過整數分頻器后得到多路整數分頻信號，其整數分頻比是I，并且相鄰的整數分頻信號的相位差相同；相位插值器根據積分器輸出的相位插值器控制信號，對所述多路整數分頻信號進行插值生成目標小數分頻信號；目標小數分頻信號的分頻比是I到I+1之間的小數、或者是I－1到I之間的小數。
2.根據權利要求1所述的基于相位插值器的低抖動小數分頻電路，其特征是，所述整數分頻器是四分頻器，用來根據一路待分頻信號生成八路四分頻信號，這八路四分頻信號的頻率均為待分頻信號的頻率的、且相鄰的四分頻信號的相位差為45°。
3.根據權利要求1所述的基于相位插值器的低抖動小數分頻電路，其特征是，所述積分器用來對預設信號累加，生成相位插值器控制信號，如超出累加器輸出范圍的最大值則從頭開始；所述預設信號為恒定信號，取值范圍是－2n+1到2n之間的非零整數，其中n為正整數；所述累加器輸出范圍是1到2m，其中m為正整數；整數分頻器輸出的任意一路整數分頻信號作為積分器的時鐘信號。
4.根據權利
5.根據權利要求3所述的基于相位插值器的低抖動小數分頻電路，其特征是，將預設信號的取值稱為terr，將累加器輸出范圍的最大值稱為C；
6.根據權利要求1所述的基于相位插值器的低抖動小數分頻電路，其特征是，所述相位插值器的輸入信號包括整數分頻器輸出的多路整數分頻信號和積分器輸出的相位插值器控制信號；多路整數分頻信號作為插值參考信號；相位插值器控制信號對輸入的多路整數分頻信號進行插值，產生總計2m個相位；所述相位插值器根據相位插值器控制信號的輸出值選擇對應的相位，輸出目標小數分頻信號；所述相位插值器插值產生的相位數量等于所述積分器對預設信號累加的累加器輸出范圍最大值。
7.根據權利要求1所述的基于相位插值器的低抖動小數分頻電路，其特征是，將預設信號的取值稱為terr，將累加器輸出范圍的最大值稱為C；
8.根據權利要求7所述的基于相位插值器的低抖動小數分頻電路，其特征是，在目標小數分頻信號的每個循環內，目標小數分頻信號的周期都是T+terr÷128×T，只是在每個循環的頭尾位置有兩處例外；
9.根據權利要求8所述的基于相位插值器的低抖動小數分頻電路，其特征是，在目標小數分頻信號的每個循環內，目標小數分頻信號的數量比時鐘信號的數量少1；在經歷時鐘信號的C個周期的過程中，共有C－terr個完整的目標小數分頻信號；目標小數分頻信號的周期Tck_div_out＝C÷(C－terr)×T，這是考慮了前述兩處例外的情況計算的；
10.根據權利要求1所述的基于相位插值器的低抖動小數分頻電路，其特征是，所述小數分頻電路在整數分頻器之前還包括二選一選擇器；所述二選一選擇器用來在使能信號的控制下從兩個輸入中選擇一個直接輸出，所述兩個輸入分別是待分頻信號和低電平信號；所述二選一選擇器用來實現開關功能。
...【技術特征摘要】
1.一種基于相位插值器的低抖動小數分頻電路，其特征是，包括整數分頻器、積分器、相位插值器；一路待分頻信號經過整數分頻器后得到多路整數分頻信號，其整數分頻比是i，并且相鄰的整數分頻信號的相位差相同；相位插值器根據積分器輸出的相位插值器控制信號，對所述多路整數分頻信號進行插值生成目標小數分頻信號；目標小數分頻信號的分頻比是i到i+1之間的小數、或者是i－1到i之間的小數。
2.根據權利要求1所述的基于相位插值器的低抖動小數分頻電路，其特征是，所述整數分頻器是四分頻器，用來根據一路待分頻信號生成八路四分頻信號，這八路四分頻信號的頻率均為待分頻信號的頻率的、且相鄰的四分頻信號的相位差為45°。
3.根據權利要求1所述的基于相位插值器的低抖動小數分頻電路，其特征是，所述積分器用來對預設信號累加，生成相位插值器控制信號，如超出累加器輸出范圍的最大值則從頭開始；所述預設信號為恒定信號，取值范圍是－2n+1到2n之間的非零整數，其中n為正整數；所述累加器輸出范圍是1到2m，其中m為正整數；整數分頻器輸出的任意一路整數分頻信號作為積分器的時鐘信號。
4.根據權利要求3所述的基于相位插值器的低抖動小數分頻電路，其特征是，要求2n＜2m÷10。
5.根據權利要求3所述的基于相位插值器的低抖動小數分頻電路，其特征是，將預設信號的取值稱為terr，將累加器輸出范圍的最大值稱為c；
6.根據權利要求1所述的基于相位插值器的低抖動小數分頻電路，其特征是，所述相位插值器的輸入...
【專利技術屬性】
技術研發人員：姚偉卓，廖澤鑫，李思曼，
申請(專利權)人：翱捷科技股份有限公司，
類型：發明
國別省市：
還沒有人留言評論。發表了對其他瀏覽者有用的留言會獲得科技券。