【技術實現步驟摘要】
本專利技術涉及芯片驗證，特別是涉及一種芯片驗證系統。
技術介紹
1、在芯片驗證場景下，為了提高驗證的魯棒性，通常需要生成大量的輸入激勵對待測試設計(design?under?test，dut)進行測試，得到每個輸入激勵對應的輸出結果，再將輸出結果與輸入激勵對應的預期結果相比較，從而驗證dut的功能。
2、然而，大量的輸入激勵也就意味著大量的輸出結果以及大量的預期結果需要存儲，會占據大量的存儲空間，并且輸出結果與預期結果的逐個比較也會消耗大量的時間，導致芯片驗證的成本較高。
3、因此，如何降低芯片驗證過程的存儲成本和時間成本成為了亟待解決的問題。
技術實現思路
1、針對上述技術問題，本專利技術采用的技術方案為：
2、一種芯片驗證系統，所述系統包括：待測試設計dut、目標數據壓縮單元f、數據庫、處理器和存儲有計算機程序的存儲器，其中，所述數據庫包括輸入激勵集合b={b1，b2，…，bn，…，bn}、預期輸出集合c={c1，c2，…，cn，…，cn}和c對應的第一壓縮結果e1，其中，bn為第n個輸入激勵，n為[1，n]范圍內的整數，n為b中輸入激勵的個數，cn為第n個輸入激勵對應的預期輸出，當所述計算機程序被處理器執行時，實現以下步驟：
3、s101，初始化i=1，將bi驅動至dut，得到bi對應的真實輸出di。
4、s102，使用f對di進行壓縮處理，得到壓縮處理結果ei。
5、s103，根據ei更新f。
<...【技術保護點】
1.一種芯片驗證系統，其特征在于，所述系統包括：待測試設計DUT、目標數據壓縮單元F、數據庫、處理器和存儲有計算機程序的存儲器，其中，所述數據庫包括輸入激勵集合B={b1，b2，…，bn，…，bN}、預期輸出集合C={c1，c2，…，cn，…，cN}和C對應的第一壓縮結果E1，其中，bn為第n個輸入激勵，n為[1，N]范圍內的整數，N為B中輸入激勵的個數，cn為第n個輸入激勵對應的預期輸出，當所述計算機程序被處理器執行時，實現以下步驟：
2.根據權利要求1所述的芯片驗證系統，其特征在于，E1由F對C進行壓縮處理得到。
3.根據權利要求1所述的芯片驗證系統，其特征在于，當所述計算機程序被處理器執行時，還實現以下步驟：
4.根據權利要求1所述的芯片驗證系統，其特征在于，所述系統還包括數據壓縮單元集合A={a1，a2，…，am，…，aM},其中，am為第m個數據壓縮單元，m為[1，M]范圍內的整數，M為A中數據壓縮單元的個數，F∈A。
5.根據權利要求4所述的芯片驗證系統，其特征在于，A中的M個數據壓縮單元均采用循環冗余校驗碼進行數據壓縮
6.根據權利要求5所述的芯片驗證系統，其特征在于，M設置為5，各個數據壓縮單元分別對應的循環冗余校驗碼位寬為16bit、32bit、64bit、96bit、128bit。
7.根據權利要求5所述的芯片驗證系統，其特征在于，單個預期輸出對應的位寬為w，F為循環冗余校驗碼位寬與w對應的數據壓縮單元。
8.根據權利要求7所述的芯片驗證系統，其特征在于，w為128bit，相應地，F對應的循環冗余校驗碼位寬為128bit。
...【技術特征摘要】
1.一種芯片驗證系統，其特征在于，所述系統包括：待測試設計dut、目標數據壓縮單元f、數據庫、處理器和存儲有計算機程序的存儲器，其中，所述數據庫包括輸入激勵集合b={b1，b2，…，bn，…，bn}、預期輸出集合c={c1，c2，…，cn，…，cn}和c對應的第一壓縮結果e1，其中，bn為第n個輸入激勵，n為[1，n]范圍內的整數，n為b中輸入激勵的個數，cn為第n個輸入激勵對應的預期輸出，當所述計算機程序被處理器執行時，實現以下步驟：
2.根據權利要求1所述的芯片驗證系統，其特征在于，e1由f對c進行壓縮處理得到。
3.根據權利要求1所述的芯片驗證系統，其特征在于，當所述計算機程序被處理器執行時，還實現以下步驟：
4.根據權利要求1所述的芯片驗證系統，其特征在于，所述系統還包括數據壓縮單元集合a={a...
【專利技術屬性】
技術研發人員：張昀，王定，
申請(專利權)人：沐曦科技北京有限公司，
類型：發明
國別省市：
還沒有人留言評論。發表了對其他瀏覽者有用的留言會獲得科技券。