對外形變化的影響建模的光刻過程模型的確定方法和裝置制造方法及圖紙

一個實施例提供一種用于確定光刻過程的過程模型的系統。光刻過程可以使用多個曝光和顯影步驟以在晶片上產生特征。當光刻過程用布局將晶片曝光時候，晶片可能包括由先前曝光和顯影步驟造成的外形變化。過程模型可以用來預測當用第二布局將晶片曝光時在晶片上產生的圖案，其中晶片包括在用第一布局將晶片曝光時產生的抗蝕劑特征所造成的外形變化。過程模型可以包括第一項和第二項，其中第一項與第一布局和第二布局之和進行卷積，并且其中第二項與第二布局進行卷積。

【技術實現步驟摘要】

本專利技術主要地涉及電子設計自動化。具體而言，本專利技術涉及用于確定對外形(topography)變化的影響進行建模的光刻過程模型的方法和裝置。
技術介紹
計算技術的迅速發展可以主要歸功于半導體制造技術的改進，其使得有可能將數以千萬計的器件集成到單個芯片上。 過程模型普遍用來對半導體制造過程進行建模。過程模型可以在半導體芯片的設計期間用于諸多應用中。例如，過程模型普遍用于對布局進行校正以補償半導體制造過程的不期望效果。 過程模型的不精確可能對使用這些模型的應用的效能產生負面影響。例如，光刻過程模型的不精確可能減少光學鄰近校正(OPC)的效能。 一些光刻過程使用多個曝光和顯影步驟以印刷所需特征。常規過程模型沒有對這樣的光刻過程精確地進行建模。因此希望為使用多個曝光和顯影步驟的光刻過程確定精確的過程模型。
技術實現思路
本專利技術的一個實施例提供一種確定對外形變化的影響進行建模的光刻過程模型的系統。常規光刻過程模型假設晶片的表面是平坦的。然而，這一假設對于使用多個曝光和顯影步驟的光刻過程而言可能并非如此。具體而言，晶片的表面在進行第一曝光和顯影步驟時可能是平坦的，但是對于后續曝光和顯影步驟，晶片的表面可能具有外形變化。 具體而言，光刻過程可以使用第一布局對晶片進行曝光，之后使用第二布局對晶片進行曝光。當使用第二布局對晶片進行曝光時，晶片的表面可能包括在使用第一布局對晶片進行曝光時產生的抗蝕劑特征所造成的外形變化。 本專利技術的一些實施例可以使用外形項以對外形變化對于第二曝光和顯影步驟的影響進行建模。具體而言，過程模型可以包括外形變化項，該外形變化項可以包括第一項和第二項。第一項可以與第一布局函數和第二布局函數之和進行巻積，其中第一布局函數代表第一布局，而第二布局函數代表第二布局。第二項可以與第二布局函數進行巻積。 在一些實施例中，第一項和第二項可以在不同圖像深度處對第二曝光和顯影過程進行建模。具體而言，第一項可以對第二曝光和顯影過程在晶片的表面生成的空間圖像進行建模，而第二項可以對第二曝光和顯影過程在晶片的表面以下生成的空間圖像進行建模。 另外，在一些實施例中，第一項和第二項僅使用低階澤爾尼克(Zernike)多項式以使過程模型更高效。具體而言，第一項和第二項中所使用的低階澤爾尼克多項式可能不足以對空間圖像進行精確建模。然而，由于外形變化相對地平穩，所以可以通過僅使用低階澤爾尼克多項式而以充分的精確度對它們的影響進行建模。附圖說明 圖1圖示了根據本專利技術一個實施例的在設計和制作集成電路時的各種階段； 圖2圖示了根據本專利技術一個實施例的典型的光學系統； 圖3A圖示了根據本專利技術一個實施例的使用了多個曝光和顯影步驟和單個蝕刻步驟的光刻過程； 圖3B圖示了根據本專利技術一個實施例的使用多個曝光、顯影和蝕刻步驟的光刻過程； 圖3C圖示了根據本專利技術一個實施例的在曝光和顯影步驟期間晶片表面上的外形變化； 圖4繪制了對根據本專利技術一個實施例的用于確定對外形變化的影響進行建模的光刻過程模型的過程進行圖示的流程圖； 圖5繪制了對根據本專利技術的一個實施例可以如何使用光刻過程模型進行圖示的流程圖； 圖6圖示了根據本專利技術一個實施例的計算機系統。具體實施例方式給出以下描述以使本領域技術人員能夠實現和利用本專利技術，該描述提供于特定應用及其要求的背景下。對所公開的實施例的各種修改對于本領域技術人員而言是明顯清楚的，并且這里所限定的一般原理可以適用于其它實施例和應用，而不脫離本專利技術的精神實質和范圍。因此，本專利技術不限于所示實施例，而是將被賦予以與這里公開的原理和特征相一致的最廣范圍。 集成電路(IC)設計流程 圖1圖示了根據本專利技術一個實施例的在設計和制作集成電路時的各種階段。 該過程通常從使用EDA過程(步驟110)來實現的產品理念(步驟100)開始。一旦設計成形，通常離帶(tep-out)(事件140)該設計，并且該設計經過制作過程(步驟150)以及封裝和組裝過程(步驟160)以產生成品芯片(結果170)。 EDA過程(步驟110)包括下文僅出于示例目的而描述的步驟112-130，而其并非用來限制本專利技術。具體而言，實際的集成電路設計可能要求設計者在與下述序列不同的序列中完成設計步驟。 系統設計(步驟112):在這一步驟中，設計者描述他們想要實施的功能。他們也可以進行假設計劃以完善功能、檢驗成本等。硬件-軟件架構劃分可以發生在這一階段。可以在這一步驟使用的來自Synopsys公司的示例性的EDA軟件產品包括Model Architect、Saber 、 System studio和Design Ware 、 邏輯設計和功能驗證(步驟114):在這一階段，編寫用于系統中的模塊的VHDL或者Verilog代碼，并且檢驗該設計的功能的精確性。具體而言，檢驗該設計以保證它產生正確輸出。可以在這一步驟使用的來自Synopsys公司的示例性的EDA軟件產品包括VCS⑧、Vera 、 Design ware 、 Magellan 、Formality 、 esp禾口Leda⑧。 綜合和測試設計(步驟116):在這一階段VHDL/Verilog可以被轉譯成網表。可以針對目標技術優化網表，并且可以設計和實施測試以檢驗成品芯片。可以在這一步驟使用的來自Synopsys公司的示例性的EDA軟件產品包括Design Compiler 、Physical Complier⑧、Test Compiler、Power Compiler 、FPGA Compiler、TetraMAX 和Design Ware 。 網表驗證(步驟118):在這一步驟中，針對與時序約束的遵守性和與VHDL/Verilog源代碼的對應性對網表進行檢查。可以在這一步驟使用的來自Synopsys公司的示例性的eda軟件產品包括Formality⑧、Prime Time⑧和VCS⑧。 設計規劃(步驟120):這里，對用于芯片的總體平面布置圖進行建造和分析以進行定時和頂級線路布置。可以在這一步驟使用的來自Synopsys公司的示例性的EDA軟件產品包括Astro 和ICCompiler產品。 物理實現(步驟122):在這一步驟發生放置(對電路元件的定位)和線路布置(對電路元件的連接)。可以在這一步驟使用的來自Synopsys公司的示例性的EDA軟件產品包括Astro 和ICCompiler產品。 分析和提取(步驟124):在這一階段，在晶體管級驗證電路功能；這轉而允許假設完善。可以在這一步驟使用的來自Synopsys公司的示例性的EDA軟件產品包括AstroRail 、 PrimeRail、 Prime Time⑧禾卩Star-RCXT 。 物理驗證(步驟126):在這一步驟中，為確保制造、電氣問題、光刻問題和電路的正確性對設計進行檢查。Hercules 是可以在這一步驟使用的來自Synopsys公司的示例性的EDA軟件產品。 解析度增強(步驟128):這一步驟涉及到對布局的幾何形狀進行操控以提高設計的可制造性。可以在這一步驟使用的來自Synopsys公司的示例性的EDA軟件產品包括Proteus/Progen、 ProteusAF禾口 P SMGen。 掩模數據預備(步驟130):這一步驟提供用于產生掩模以本文檔來自技高網...

【技術保護點】
一種用于確定光刻過程的過程模型的方法，其中所述光刻過程使用第一布局以對晶片進行第一曝光和顯影過程，并且之后使用第二布局以對所述晶片進行第二曝光和顯影過程，其中當對所述晶片進行所述第二曝光和顯影過程時，所述晶片的表面包括至少部分地由于所述第一曝光和顯影過程而產生的外形變化，所述方法包括：接收過程數據，其中所述過程數據包括在對所述晶片進行所述第二曝光和顯影過程之后對圖案的關鍵尺寸的測量；確定未校準的過程模型，其中所述未校準的過程模型包括對所述外形變化對于所述第二曝光和顯影過程的影響進行建模的外形項，其中所述外形項包括第一項和第二項，其中所述第一項與第一布局函數和第二布局函數之和進行卷積，其中所述第二項與所述第二布局函數進行卷積，并且其中所述第一布局函數代表所述第一布局，而所述第二布局函數代表所述第二布局；并且通過將所述未校準的過程模型與所述過程數據進行校準來確定所述過程模型。

【技術特征摘要】
US 2008-10-13 12/250,391一種用于確定光刻過程的過程模型的方法，其中所述光刻過程使用第一布局以對晶片進行第一曝光和顯影過程，并且之后使用第二布局以對所述晶片進行第二曝光和顯影過程，其中當對所述晶片進行所述第二曝光和顯影過程時，所述晶片的表面包括至少部分地由于所述第一曝光和顯影過程而產生的外形變化，所述方法包括接收過程數據，其中所述過程數據包括在對所述晶片進行所述第二曝光和顯影過程之后對圖案的關鍵尺寸的測量；確定未校準的過程模型，其中所述未校準的過程模型包括對所述外形變化對于所述第二曝光和顯影過程的影響進行建模的外形項，其中所述外形項包括第一項和第二項，其中所述第一項與第一布局函數和第二布局函數之和進行卷積，其中所述第二項與所述第二布局函數進行卷積，并且其中所述第一布局函數代表所述第一布局，而所述第二布局函數代表所述第二布局；并且通過將所述未校準的過程模型與所述過程數據進行校準來確定所述過程模型。2. 根據權利要求1所述的方法，其中所述第一項和所述第二項在不同曝光深度處對所 述第二曝光和顯影過程進行建模。3. 根據權利要求1所述的方法，其中所述未校準的過程模型包括對所述第二曝光和顯 影過程進行建模而不考慮所述外形變化的影響的第三項，其中使用澤爾尼克多項式的加權 求和來表示所述第一項、所述第二項和所述第三項，并且其中所述第三項使用比所述第一 項的澤爾尼克多項式和所述第二項的澤爾尼克多項式更高階的至少一個澤爾尼克多項式。4. 根據權利要求1所述的方法，其中在光學鄰近校正期間使用所述光刻過程模型。5. 根據權利要求1所述的方法，其中所述光刻過程模型用于當在所述晶片上印刷圖案 時預測所述圖案的輪廓。6. —種用于確定光刻過程的過程模型的裝置，其中所述光刻過程使用第一布局以對晶 片進行第一曝光和顯影過程，并且之后使用第二布局以對所述晶片進行第二曝光和顯影過 程，其中當對所述晶片進行所述第二曝光和顯影過程時，所述晶片的表面包括至少部分地 由于所述第一曝光和顯影過程而產生的外形變化，所述裝置包括接收裝置，被配置用于接收過程數據，其中所述過程數據包括在對所述晶片進行所述 第二曝光和顯影過程之后對圖案的關鍵尺寸的測量；第一確定裝置，被配置用于確定未校準的過程模型，其中所述未校準的過程模型包括 對所述外形變化對于所述第二曝光和顯影過程的影響進行建模的外形項，其中所述外形項 包括第一項和第二項，其中所述第一項與第一布局函數和第二布局函數之和進行巻積，其 中所述第二項與所述第二布局函數進行巻積，并且其中所述第一布局函數代表所述第一布 局而所述第二布局函數代表所述第二布局；以及第二確定裝置，通過將所述未校準的過程模型與所述過程數據進行校準來確定所述過 程模型。7. 根據權利要求6所述的裝置，其中所述第一項和所述第二項在不同曝光深度處對所 述第二曝光和顯影過程進行建模。8. 根據權利要求6所述的裝置，其中所述未校準的過程模型包括對所述第二曝光和顯 影過程進行建模，而不考慮所述外形變化的影響的第三項，其中使用澤爾尼克多項式的加 權求和來表示所述第一項、所述第二項和所述第三項，并且其中所述第三項使用比所述第一項的澤爾尼克多項式和所述第二項的澤爾尼克多項式更高階的至少一個澤爾尼克多項 式。9. 根據權利要求6所述的裝置，其中在光學鄰近校正期間使用所述光刻過程模型。10. 根據權利要求6所述的裝置，其中所述光刻過程模型...

【專利技術屬性】
技術研發人員：J黃，LS梅爾文三世，
申請(專利權)人：新思科技有限公司，
類型：發明
國別省市：US[美國]