【技術實現步驟摘要】
本專利技術涉及一種半導體集成電路，特別是涉及一具有屏蔽柵的溝槽柵(shieldgate?trench，sgt)半導體器件。
技術介紹
1、sgt?mosfet跟傳統的溝槽柵mosfet相比，是在漂移區中插入縱向的源極場板。源極場板跟漂移區進行橫向耗盡，從而可以在不降低擊穿電壓的情況下，大幅提高漂移區的摻雜濃度，從而降低比導通電阻，獲得更優異的性能。
2、如圖1所示，是現有sgt?mosfet的結構示意圖；以n型器件為例，現有第一種sgtmosfet的柵極結構形成在柵極溝槽中。
3、所述柵極溝槽形成于n型的第一外延層2中。所述第一外延層2形成在n型重摻雜的半導體襯底1上。半導體襯底1通常為晶圓(wafer)結構。
4、為了降低半導體襯底1的電阻，通常希望半導體襯底1的電阻率越低越好，半導體襯底1的厚度越薄越好。目前通常有兩種半導體襯底1，一種是磷襯底，另外一種是砷襯底。磷襯底可以實現的電阻率更低，目前可以做到1.0mω*cm以下。但是磷的擴散速度快，半導體襯底1的反擴更嚴重。
5、所述半導體襯底1減薄后作為漏區且背面和背面金屬層組成的漏極接觸連接。為了降低所述半導體襯底1的反擴，通常選擇為砷(arsenic)摻雜的襯底。但是因為；磷(phosphorus)襯底即磷摻雜的襯底目前工藝上可以實現的最低電阻率是低于arsenic摻雜的襯底。所以在襯底電阻占比比較高的場合，如40v以下的低壓器件中，phosphorus襯底也被經常使用。襯底越薄，不但對器件的散熱更好，也可以更顯著的降低襯底電
6、第一外延層2的厚度和摻雜濃度決定了器件的擊穿電壓。第一外延層2可以是均勻摻雜濃度的，也可以是含有兩層甚至是多層。通常對于兩層或者多層的第一外延層2，通常靠近半導體襯底1的摻雜濃度高，頂部靠近表面的摻雜濃度低。這樣電場強度在體內的分布更均勻，器件可以實現更優異的性能。
7、圖1所示的柵極結構為上下結構的柵極結構，在所述柵極溝槽的底部形成有屏蔽柵多晶硅也即源多晶硅4，屏蔽柵多晶硅的頂部會連接到由正面金屬層組成的源極10工藝也稱為源多晶硅或稱為源極場板。
8、所述源多晶硅4和所述柵極溝槽之間隔離有屏蔽介質層3。
9、多晶硅柵6形成在所述柵極溝槽的頂部，所述多晶硅柵6和所述柵極溝槽之間隔離有柵介質層如柵氧化層5。所述多晶硅柵6和所述源多晶硅4之間隔離有多晶硅間氧化層(inter?poly?oxide，ipo)12。
10、在所述第一外延層2的表面區域中形成有p型摻雜的溝道區7，所述溝道區7的結深小于等于所述多晶硅柵6的第一側面的深度，被所述多晶硅柵6的第一側面所覆蓋的所述溝道區7的表面用于形成溝道。
11、所述溝道區7以下的所述第一外延層2組成漂移區。
12、n型重摻雜的源區8形成于所述溝道區7的表面。
13、n型重摻雜的漏區由減薄后的所述半導體襯底1組成或者由減薄后的所述半導體襯底1疊加n型重摻雜的背面離子注入區組成。
14、還包括：層間膜11，穿過所述層間膜11的接觸孔9，所述源區8頂部對應的接觸孔9的底部還穿過所述源區8實現和所述源區8以及所述溝道區7同時接觸；源極和柵極由正面金屬層10圖形化形成，所述源極通過底部對應的接觸孔9同時連接所述源區8和所述溝道區7；所述源多晶硅4也通過頂部對應的接觸孔9連接到所述源極；所述柵極通過底部對應的接觸孔連接所述多晶硅柵6。當柵極加正向的電壓時，被所述多晶硅柵6的第一側面所覆蓋的所述溝道區7的表面反型并形成溝道，從而使電流從源極流入漏極。
15、現有sgt?mosfet和現有溝槽柵mosfet的區別之處為，柵極結構中增加所述源多晶硅4，所述源多晶硅4會插入到由所述第一外延層2組成的漂移區中，從而能增加對所述漂移區的橫向耗盡。由于所述源多晶硅4和所述漂移區之間是通過所述屏蔽介質層3隔離，故所述屏蔽介質層3需要承受器件的擊穿電壓，器件的擊穿電壓越高，所述屏蔽介質層3的厚度越厚。現有結構中，所述屏蔽介質層3通常采用二氧化硅，故也稱場氧。
16、但是，所述屏蔽介質層3的厚度對降低器件的步進(pitch)不利。通常，在器件單元區，器件包括多個并聯的器件單元，各器件單元的柵極溝槽以及位于柵極溝槽之間的平臺區會交替排列，柵極溝槽的寬度和鄰近的平臺區的寬度和為器件的步進。器件的步進中會包括兩倍的所述屏蔽介質層3的厚度，使得，一些電壓應用如100v以上的sgt半導體器件中，兩倍的所述屏蔽介質層3的厚度甚至占到步進的一半以上。
17、而器件步進的降低，對增加溝道密度、減少比導通電阻非常有利，同時，因為場氧跟硅材料的熱膨脹系數不同，降低其厚度也可以有助于減小器件的應力，更有助于工藝上的實現。所以，現有技術中，所述屏蔽介質層3的厚度對器件的擊穿電壓和步進的影響互相矛盾，不好同時實現對器件的擊穿電壓和步進進行優化。
技術實現思路
1、本專利技術所要解決的技術問題是提供一種sgt半導體器件，能保證器件的耐壓的條件下，進一步減少器件的步進，從而能增加溝道密度、減少比導通電阻以及降低器件應力。
2、為解決上述技術問題，本專利技術提供的sgt半導體器件的器件單元區中的器件單元包括柵極結構。
3、所述柵極結構包括形成于柵極溝槽中屏蔽介質層、屏蔽柵導電材料層、柵間介質層、柵極導電材料層和柵介質層。
4、所述柵極溝槽形成于第一導電類型摻雜的第一外延層中。
5、所述屏蔽介質層形成于所述柵極溝槽的底部區域的內側表面且所述屏蔽介質層間隔在所述屏蔽柵導電材料層和所述柵極溝槽的底部區域的內側表面之間。
6、所述柵介質層形成于所述屏蔽介質層頂部的所述柵極溝槽的側面且所述柵介質層間隔在所述柵極導電材料層和所述柵極溝槽的頂部區域的側面之間。
7、所述柵間介質層間隔在所述屏蔽柵導電材料層和所述柵極導電材料層之間。
8、sgt半導體器件的步進為所述柵極溝槽的寬度和所述柵極溝槽之間的平臺區的寬度的和。
9、所述柵極溝槽的寬度由所述屏蔽柵導電材料層的寬度和2倍的所述屏蔽介質層的厚度和決定。
10、所述屏蔽介質層中包括第一氧化層和第二介質層。
11、所述第一氧化層直接和所述柵極溝槽的底部區域的內側表面接觸，以降低所述屏蔽介質層和所述第一外延層之間的界面缺陷。
12、所述第二介質層形成于所述第一氧化層的表面上，所述第二介質層采用介電常數低于所述第一氧化層的介電常數的低介電常數材料，利用所述第二介質層的低介電常數來降低所述屏蔽介質層所需的耐壓厚度，從而降低所述器件單元的步進。
13、進一步的改進是，所述屏蔽介質層還包括第三氧化層，所述第三氧化層形成于所述第二介質層的表面。
14、進一步的改進是，所述第一外延層形成在第一導電類型重摻雜的半導體襯底上。
15、進一步的改進是，所述半導體襯底包括硅襯底。
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【技術保護點】
1.一種SGT半導體器件，其特征在于，器件單元區中的器件單元包括柵極結構；
2.如權利要求1所述的SGT半導體器件，其特征在于：所述屏蔽介質層還包括第三氧化層，所述第三氧化層形成于所述第二介質層的表面。
3.如權利要求1或2所述的SGT半導體器件，其特征在于：所述第一外延層形成在第一導電類型重摻雜的半導體襯底上。
4.如權利要求3所述的SGT半導體器件，其特征在于：所述半導體襯底包括硅襯底。
5.如權利要求4所述的SGT半導體器件，其特征在于：所述第一外延層采用硅外延層。
6.如權利要求5所述的SGT半導體器件，其特征在于：所述第一氧化層采用熱氧化層。
7.如權利要求6所述的SGT半導體器件，其特征在于：所述第二介質層的介電常數為3以下。
8.如權利要求7所述的SGT半導體器件，其特征在于：所述第二介質層的介電常數為2以下。
9.如權利要求6所述的SGT半導體器件，其特征在于：所述第二介質層采用具有孔隙的CVD氧化層，所述CVD氧化層的孔隙率通過CVD工藝調節，通過增加所述CVD氧化層
10.如權利要求1或2所述的SGT半導體器件，其特征在于：所述柵極結構采用上下結構，所述屏蔽柵導電材料層僅位于所述柵極溝槽的底部區域；
11.如權利要求1或2所述的SGT半導體器件，其特征在于：所述柵極結構采用左右結構；
12.如權利要求1或2所述的SGT半導體器件，其特征在于：所述柵介質層采用柵氧化層。
13.如權利要求1或2所述的SGT半導體器件，其特征在于：所述柵間介質層采用氧化層。
14.如權利要求1或2所述的SGT半導體器件，其特征在于：所述屏蔽柵導電材料層采用屏蔽柵多晶硅；
15.如權利要求1或2所述的SGT半導體器件，其特征在于：所述SGT半導體器件為SGTMOSFET；
...【技術特征摘要】
1.一種sgt半導體器件，其特征在于，器件單元區中的器件單元包括柵極結構；
2.如權利要求1所述的sgt半導體器件，其特征在于：所述屏蔽介質層還包括第三氧化層，所述第三氧化層形成于所述第二介質層的表面。
3.如權利要求1或2所述的sgt半導體器件，其特征在于：所述第一外延層形成在第一導電類型重摻雜的半導體襯底上。
4.如權利要求3所述的sgt半導體器件，其特征在于：所述半導體襯底包括硅襯底。
5.如權利要求4所述的sgt半導體器件，其特征在于：所述第一外延層采用硅外延層。
6.如權利要求5所述的sgt半導體器件，其特征在于：所述第一氧化層采用熱氧化層。
7.如權利要求6所述的sgt半導體器件，其特征在于：所述第二介質層的介電常數為3以下。
8.如權利要求7所述的sgt半導體器件，其特征在于：所述第二介質層的介電常數為2以下。
9.如權利要求6所述的...
【專利技術屬性】
技術研發人員：曾大杰，
申請(專利權)人：南通尚陽通集成電路有限公司，
類型：發明
國別省市：
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