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    一種抗干擾的低壓電平差分信號電路制造技術

    技術編號:41657391 閱讀:27 留言:0更新日期:2024-06-14 15:19
    本發明專利技術公開了一種抗干擾的低壓電平差分信號電路,包括恒流源,恒流源通過Vin輸入端連接前級電路,前級電路分別連接有兩組驅動,一組驅動分別連接有開關管Q0和Q1產生Vp信號,另一組驅動分別連接有開關管Q2和Q3產生Vn信號,第一信號發生電路和第二信號發生電路分別負責對Vp和Vn信號輸出情況進行檢測,并輸出相對應的信號Vp2和Vn2,第一信號處理電路和第二信號處理電路負責將前者產生的信號收集并進一步控制處理Vp和Vn信號,從而得到最終輸出抗干擾能力強的信號VpQ和VnQ,可在難以避免的干擾環境下工作,且電路較為簡潔,易于實現。

    【技術實現步驟摘要】

    本專利技術涉及lvds電路,具體為一種抗干擾的低壓電平差分信號電路


    技術介紹

    1、lvds(low-voltage?differential?signaling)低電壓差分信號,是一種低功耗、低誤碼率、低串擾和低輻射的差分信號技術,這種傳輸技術可以達到155mbps以上,lvds技術的核心是采用極低的電壓擺幅高速差動傳輸數據,可以實現點對點或一點對多點的連接,其傳輸介質可以是銅質的pcb連線,也可以是平衡電纜。由于lvds采用差分信號傳輸方式,可以有效地抑制共模噪聲和其他類型的干擾。這有助于提高信號的信噪比,降低誤碼率。

    2、圖1是現有技術下lvds電路的結構圖。現有lvds電路設計較為缺乏抗干擾能力,且抗干擾技術大多是降低干擾對lvds電路的影響,使用高性能的差分放大器,提高共模抑制能力和差模放大能力,采用屏蔽、濾波、接地等措施,減少電磁干擾和電源噪聲的影響,優化電路設計,合理布局信號線和地線,減少信號線之間的耦合和干擾,選擇溫度穩定性好的電路元件,減少溫度漂移的影響。這些措施大多復雜,lvds電路本身的抗干擾設計缺陷并沒有得到優化,并相應增加工藝成本和抗干擾設備投入,尤其對于無法避免的環境干擾,如遇惡劣工況或不可抗力(海嘯、地震、地磁暴、太陽耀斑等),現有技術的抗干擾能力有限,從而難以獲得理想的信號傳輸效果。


    技術實現思路

    1、本專利技術的目的在于提供一種抗干擾的低壓電平差分信號電路,可在難以避免的干擾環境下工作,且電路較為簡潔,易于實現,可獲得理想的信號傳輸效果,有效解決了現有技術中的問題和缺陷。

    2、為實現上述目的,本專利技術提供如下技術方案:一種抗干擾的低壓電平差分信號電路,包括恒流源,恒流源通過vin輸入端連接前級電路,前級電路分別連接有兩組驅動,一組驅動分別連接有開關管q0和q1,另一組驅動分別連接有開關管q2和q3,其特征在于:所述開關管q0連接有第一信號發生電路一端,開關管q2連接有第二信號發生電路一端,第一信號發生電路和第二信號發生電路另一端連接有第一信號處理電路,第一信號發生電路和第二信號發生電路另一端還連接有第二信號處理電路。

    3、優選的,所述開關管q0和q2為pmos管,開關管q1和q3為nmos管,開關管q0與q1漏極互連并輸出初始同相輸入端信號vp,開關管q2與q3漏極互連并輸出初始反相輸入端信號vn,開關管q1和q3源極均接地,開關管q0源極連接第一信號發生電路,開關管q2源極連接第二信號發生電路。

    4、優選的,所述第一信號發生電路包括與開關管q0源極相連的電阻r0一端,電阻r0另一端接電源vdd,第一信號發生電路還包括運算放大器op-amp0和op-amp1。

    5、優選的,所述運算放大器op-amp0的正向輸入端連接電源vdd,反向輸入端連接開關管q0源極,op-amp0輸出端連接op-amp1的正向輸入端,op-amp1的反向輸入端接入參考電壓信號vref,輸出端輸出vp2電壓信號。

    6、優選的,所述第二信號發生電路包括與開關管q2源極相連的電阻r1一端,電阻r1另一端接電源vdd,第二信號發生電路還包括運算放大器op-amp2和op-amp3。

    7、優選的,所述運算放大器op-amp2的正向輸入端連接電源vdd,反向輸入端連接開關管q2源極,op-amp2輸出端連接op-amp3的正向輸入端,op-amp2的反向輸入端接入參考電壓信號vref,輸出端輸出vn2電壓信號。

    8、優選的,所述第一信號處理電路包括輸入端分別連接運算放大器op-amp1和op-amp3輸出端的或門g0,第一信號處理電路還包括d觸發器ff0。

    9、優選的,所述第二信號處理電路包括輸入端分別連接運算放大器op-amp1和op-amp3輸出端的或門g1,第二信號處理電路還包括d觸發器ff1。

    10、優選的,所述或門g0輸出端連接d觸發器ff0的時鐘輸入端clk,d觸發器ff0的信號輸入端d連接開關管q0和q1的漏極,d觸發器ff0的信號輸出端q作為最終同相輸入端信號vpq。

    11、優選的,所述或門g1輸出端連接d觸發器ff1的時鐘輸入端clk,d觸發器ff0的信號輸入端d連接開關管q2和q3的漏極,d觸發器ff1的信號輸出端q作為最終同相輸入端信號vnq。

    12、與現有技術相比,本專利技術的有益效果如下:第一信號發生電路和第二信號發生電路分別負責對vp和vn信號輸出情況進行檢測并輸出相對應的信號vp2和vn2,第一信號處理電路和第二信號處理電路負責將前者產生的信號收集并進一步控制處理vp和vn信號,從而得到最終輸出信號vpq和vnq,可在難以避免的干擾環境下工作,且電路較為簡潔,易于實現,可獲得理想的信號傳輸效果,有效解決了現有技術中的問題和缺陷。

    本文檔來自技高網...

    【技術保護點】

    1.一種抗干擾的低壓電平差分信號電路,包括恒流源,恒流源通過Vin輸入端連接前級電路,前級電路分別連接有兩組驅動,一組驅動分別連接有開關管Q0和Q1,另一組驅動分別連接有開關管Q2和Q3,其特征在于:所述開關管Q0連接有第一信號發生電路(1)一端,開關管Q2連接有第二信號發生電路(2)一端,第一信號發生電路(1)和第二信號發生電路(2)另一端連接有第一信號處理電路(3),第一信號發生電路(1)和第二信號發生電路(2)另一端還連接有第二信號處理電路(4)。

    2.根據權利要求1所述的一種抗干擾的低壓電平差分信號電路,其特征在于:所述開關管Q0和Q2為PMOS管,開關管Q1和Q3為NMOS管,開關管Q0與Q1漏極互連并輸出初始同相輸入端信號Vp,開關管Q2與Q3漏極互連并輸出初始反相輸入端信號Vn,開關管Q1和Q3源極均接地,開關管Q0源極連接第一信號發生電路(1),開關管Q2源極連接第二信號發生電路(2)。

    3.根據權利要求2所述的一種抗干擾的低壓電平差分信號電路,其特征在于:所述第一信號發生電路(1)包括與開關管Q0源極相連的電阻R0一端,電阻R0另一端接電源VDD,第一信號發生電路(1)還包括運算放大器op-amp0和op-amp1。

    4.根據權利要求3所述的一種抗干擾的低壓電平差分信號電路,其特征在于:所述運算放大器op-amp0的正向輸入端連接電源VDD,反向輸入端連接開關管Q0源極,op-amp0輸出端連接op-amp1的正向輸入端,op-amp1的反向輸入端接入參考電壓信號Vref,輸出端輸出Vp2電壓信號。

    5.根據權利要求2所述的一種抗干擾的低壓電平差分信號電路,其特征在于:所述第二信號發生電路(2)包括與開關管Q2源極相連的電阻R1一端,電阻R1另一端接電源VDD,第二信號發生電路(2)還包括運算放大器op-amp2和op-amp3。

    6.根據權利要求5所述的一種抗干擾的低壓電平差分信號電路,其特征在于:所述運算放大器op-amp2的正向輸入端連接電源VDD,反向輸入端連接開關管Q2源極,op-amp2輸出端連接op-amp3的正向輸入端,op-amp2的反向輸入端接入參考電壓信號Vref,輸出端輸出Vn2電壓信號。

    7.根據權利要求4或6所述的一種抗干擾的低壓電平差分信號電路,其特征在于:所述第一信號處理電路(3)包括輸入端分別連接運算放大器op-amp1和op-amp3輸出端的或門G0,第一信號處理電路(3)還包括D觸發器FF0。

    8.根據權利要求4或6所述的一種抗干擾的低壓電平差分信號電路,其特征在于:所述第二信號處理電路(4)包括輸入端分別連接運算放大器op-amp1和op-amp3輸出端的或門G1,第二信號處理電路(4)還包括D觸發器FF1。

    9.根據權利要求7所述的一種抗干擾的低壓電平差分信號電路,其特征在于:所述或門G0輸出端連接D觸發器FF0的時鐘輸入端CLK,D觸發器FF0的信號輸入端D連接開關管Q0和Q1的漏極,D觸發器FF0的信號輸出端Q作為最終同相輸入端信號VpQ。

    10.根據權利要求8所述的一種抗干擾的低壓電平差分信號電路,其特征在于:所述或門G1輸出端連接D觸發器FF1的時鐘輸入端CLK,D觸發器FF0的信號輸入端D連接開關管Q2和Q3的漏極,D觸發器FF1的信號輸出端Q作為最終同相輸入端信號VnQ。

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    【技術特征摘要】

    1.一種抗干擾的低壓電平差分信號電路,包括恒流源,恒流源通過vin輸入端連接前級電路,前級電路分別連接有兩組驅動,一組驅動分別連接有開關管q0和q1,另一組驅動分別連接有開關管q2和q3,其特征在于:所述開關管q0連接有第一信號發生電路(1)一端,開關管q2連接有第二信號發生電路(2)一端,第一信號發生電路(1)和第二信號發生電路(2)另一端連接有第一信號處理電路(3),第一信號發生電路(1)和第二信號發生電路(2)另一端還連接有第二信號處理電路(4)。

    2.根據權利要求1所述的一種抗干擾的低壓電平差分信號電路,其特征在于:所述開關管q0和q2為pmos管,開關管q1和q3為nmos管,開關管q0與q1漏極互連并輸出初始同相輸入端信號vp,開關管q2與q3漏極互連并輸出初始反相輸入端信號vn,開關管q1和q3源極均接地,開關管q0源極連接第一信號發生電路(1),開關管q2源極連接第二信號發生電路(2)。

    3.根據權利要求2所述的一種抗干擾的低壓電平差分信號電路,其特征在于:所述第一信號發生電路(1)包括與開關管q0源極相連的電阻r0一端,電阻r0另一端接電源vdd,第一信號發生電路(1)還包括運算放大器op-amp0和op-amp1。

    4.根據權利要求3所述的一種抗干擾的低壓電平差分信號電路,其特征在于:所述運算放大器op-amp0的正向輸入端連接電源vdd,反向輸入端連接開關管q0源極,op-amp0輸出端連接op-amp1的正向輸入端,op-amp1的反向輸入端接入參考電壓信號vref,輸出端輸出vp2電壓信號。

    5.根據權利要求2所述的一種抗干擾的低壓電平差分信號電路,其特...

    【專利技術屬性】
    技術研發人員:請求不公布姓名請求不公布姓名
    申請(專利權)人:瓴科微上海集成電路有限責任公司
    類型:發明
    國別省市:

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