一種可減小等離子體損傷效應的ＭＯＳ管制造技術

本發明專利技術提供一種可減小等離子體損傷效應的ＭＯＳ管，制作在硅襯底上，具有柵源漏極及分別與柵極和硅襯底連接的柵極金屬墊和襯底金屬墊。現有技術僅在柵極金屬墊中設置金屬跳線，當最小特征尺寸和柵氧厚度不斷減小時，襯底金屬墊上的等離子體損傷效應對ＭＯＳ管的質量和可靠性的不良影響越來越大。本發明專利技術中的柵極金屬墊從其第一層導線處分離為上下兩部分，且其第一層導線分離為分別與上下兩部分連接的第一和第二導線段，第一金屬跳線跨設在該第一和第二導線段間，該襯底金屬墊從其第一層導線處分離為上下兩部分，且其第一層導線分離為分別與上下兩部分連接的第三和第四導線段，第二金屬跳線跨設在該第三和第四導線段間。本發明專利技術可大大提高ＭＯＳ管的質量和可靠性。

MOS tube capable of reducing plasma damage effect

The invention provides a MOS tube capable of reducing the plasma damage effect, which is fabricated on a silicon substrate with a gate source drain and a grid metal pad and a substrate metal pad respectively connected to the gate and the silicon substrate. The existing technology only set the jumper in the metal gate metal pad, when the minimum feature size and gate oxide thickness continuously decreases, effect of plasma damage the substrate metal pads on the adverse effects on the quality and reliability of the MOS tube is more and more big. The grid metal pad of the present invention from the first layer of wire is separated into two parts, and the first layer of wire separation respectively and the two part is connected with the first and second guide line, the first metal jumper cross the first and second conductors between the substrate metal pad from the first layer of wire. Separated into two parts, and the first layer of wire separation respectively and two parts by connecting the third and fourth line segments, second metal jumpers cross the third and fourth line segments. The invention can greatly improve the quality and reliability of the MOS tube.

【技術實現步驟摘要】

本專利技術涉及半導體制造領域，尤其涉及一種可減小等離子體損傷效應的MOS管。背景技木在半導體制造領域，刻蝕工藝、離子注入工藝和化學氣相沉積工藝等諸多 工藝中都會用到等離子體，理論上等離子體總的對外電性應該是呈現中性的， 也就是說正離子和負離子是等量的，但實際上進入晶圓的正負離子在局部區域 并不是等量的，如此就會產生大量游離的電荷。晶圓中的金屬導線或者多晶硅 (polysil icon)等導體就^象天線，其可收集該些游離的電荷，該些天線越長，收 集的電荷越多，當收集的電荷多到一定程度時，就會放電，上述現象就是通常 所說的等離子體損傷效應。隨著半導體器件最小特征尺寸的不斷減小，金屬氧 化物半導體場效應晶體管(簡稱M0S管)柵氧化層的厚度也不斷減小。該些游 離電荷所產生的放電易在M0S管柵氧化層上產生等離子損傷，從而增大了 M0S 管的漏電，嚴重時會造成MOS管的報廢。參見圖l，其顯示了現有技術一中的MOS管的組成結構示意圖，如圖所示， MOS管制作在硅襯底1上，且其具有柵源漏極G、 S和D以及設置在金屬層M中 并分別與柵極G和硅襯底1相連的柵極金屬墊Pl和襯底金屬墊P2，金屬層M具有第一層金屬M1、第二層金屬M2、第二層金屬M3.....頂層金屬TM,該第一層金屬Ml通過第一接觸孔插塞層VI連接在柵極G或硅襯底1上，該第二層金 屬M2和第三層金屬M3分別通過第二和第三接觸孔插塞層V2、 V3連接在第一、 第二層金屬M1、 M2上，其他金屬層間也通過其對應的接觸孔插塞層相互連接。該柵極金屬墊P1具有第一層導線Wll、第二層導線W12、第三層導線W13.....頂層導線TWl,該襯底金屬墊P2具有第一層導線W21、第二層導線W22、第三層 導線W23.....頂層導線TW2，該第一層導線Wll和W21均位于金屬層M的第一3層金屬Ml中，該頂層導線TW1和TW2均位于金屬層M的頂層金屬TM中，且該 柵極金屬墊Pl和襯底金屬墊P2所具有的導線均為一體金屬導線，另外，該柵 極金屬墊Pl和村底金屬墊P2所具有的導線層間均通過接觸孔插塞層連接。但在制作如圖1所示的柵極金屬墊P1時，會因等離子體損傷效應而在柵氧 化層上產生損傷和缺陷。為減小等離子體損傷效應對M0S管的不良影響，現有 技術二提出了在柵極金屬墊Pl的第一層導線Wll上設置一金屬跳線的技術方 案，圖2顯示了金屬跳線的組成結構，金屬跳線具有第一層導線Wl、第二層導線W2.....頂層導線TW，第一層導線Wl上連接有接觸孔插塞層且通過該接觸孔插塞層將金屬跳線設置在預設置的位置，金屬跳線的各層導線間也通過接觸 孔插塞層連接。圖3顯示了現有技術二中的M0S管的組成結構，參見圖3，并結合參見圖1 和圖2,柵極金屬墊P1從其第一層導線Wll處分離為上下兩部分，且該第一層 導線Wll分離為分別與該上下兩部分連接的第一和第二導線段Wlll和W112,第 一金屬跳線MJ1跨設在第一和第二導線段Wlll和W112間，該第一金屬跳線MJ1具有第一層導線W31、第二層導線W32.....頂層導線TW3，該第一層導線W31位于金屬層M的第二層金屬M2中，該頂層導線TW3位于金屬層M的頂層金屬TM 中，該頂層導線TW3為一一體金屬導線，其余層的導線(包括第一層導線W31 和第二層導線W32等導線)均包括分隔開且分別設置在第一導線段Wlll和第二 導線段W112上的兩分離導線，該柵極金屬墊P1、襯底金屬墊P2和第一金屬跳 線MJ1所具有的導線層間均通過接觸孔插塞層連接。但隨著最小特征尺寸和柵氧化層厚度的不斷減小，襯底金屬墊P2上的等離 子體損傷效應在柵氧化層上產生損傷和缺陷的可能性越來越大，且由此產生的 MOS管漏電流過大和MOS管不良的情況越來越多。因此，如何提供一種可減小等離子體損傷效應的MOS管以應對最小特征尺 寸和柵氧化層厚度不斷減小時制作襯底金屬墊時的等離子體損傷效應對柵氧化 層的破壞作用，并有效降低MOS管的漏電流和提高MOS管的可靠性，已成為業 界亟待解決的技術問題。
技術實現思路
4本專利技術的目的在于提供一種可減小等離子體損傷效應的M0S管，通過所述 MOS管可有效減小等離子體損傷效應對MOS管的漏電流和可靠性的不良影響，大 大降低MOS管的漏電流且提高MOS管的可靠性。本專利技術的目的是這樣實現的 一種可減小等離子體損傷效應的MOS管，制 作在硅村底上，其具有柵源漏極以及設置在金屬層中且分別與柵極和硅襯底連 接的柵極金屬墊和襯底金屬墊，該柵極金屬墊從其第一層導線處分離為上下兩 部分，且其第一層導線分離為分別與該上下兩部分連接的第一和第二導線段， 第一金屬跳線跨設在該第一和第二導線段間，該襯底金屬墊從其第一層導線處 分離為上下兩部分，且其第一層導線分離為分別與該上下兩部分連接的第三和 第四導線段，第二金屬跳線跨沒在該第三和第四導線^a間。在上述的可減小等離子體損傷效應的M0S管中，該柵極金屬墊和襯底金屬 墊的第一層導線均位于金屬層的第一層金屬中，且該柵極金屬墊和襯底金屬墊 具有相同數量的導線層。在上述的可減小等離子體損傷效應的M0S管中，該第一、第二金屬跳線的 第一層導線均位于金屬層的第二層金屬中，且該第一、第二金屬跳線具有相同 數量的導線層。在上述的可減小等離子體損傷效應的M0S管中，該柵極金屬墊、村底金屬 墊以及第一、第二金屬跳線的頂層導線均位于金屬層的頂層金屬層中。在上述的可減小等離子體損傷效應的M0S管中，該第一金屬跳線的頂層導 線為一一體金屬導線，其余層導線均為分隔開且分別設置在第一導線段和第二 導線段上的上的兩分離導線。在上述的可減小等離子體損傷效應的M0S管中，該第二金屬跳線的頂層導 線為一一體金屬導線，其余層導線均為分隔開且分別設置在第三導線段和第四 導線段上的兩分離導線。在上述的可減小等離子體損傷效應的MOS管中，該柵極金屬墊、村底金屬 墊、第一金屬跳線和第二金屬跳線所具有的導線層間均通過接觸孔插塞層連接。與現有技術中并未在與硅襯底相連的村底金屬墊中設置金屬跳線，易致使 在制作襯底金屬墊時所出現的等離子體損傷效應損傷柵氧化層，從而造成M0S 管漏電流過大和M0S管可靠性過低相比，本專利技術的可減小等離子體損傷效應的M0S管的襯底金屬墊的第一層導線被分隔為第三和第四導線段，第二金屬跳線跨 設在該第三和第四導線段間，如此可大大減小制作襯底金屬墊時等離子體損傷 效應對柵氧化層的破壞作用，大大降低了 MOS管的漏電流，并有效提高MOS管 的可靠性。附圖說明本專利技術的可減小等離子體損傷效應的MOS管由以下的實施例及附圖給出。圖1為現有技術一的MOS管的組成結構示意圖2為金屬跳線的組成結構示意圖3為現有技術二的MOS管的組成結構示意圖4為本專利技術的可減小等離子體損傷效應的MOS管的組成結構示意圖。 具體實施例方式以下將對本專利技術的可減小等離子體損傷效應的MOS管作進一步的詳細描述參見圖4,結合參見圖1至圖3，圖4顯示了本專利技術的可減小等離子體損傷 效應的MOS管的組成結構示意圖，如圖所示，MOS管制作在石圭村底l上，且其具 有柵源漏極G、 S和D以及設置在金屬層M中并分別與柵極G和硅襯底1相連的 柵極金屬墊P1和襯底金屬墊P2，金屬層M具有第一層金屬M1、第二層金屬M2、第本文檔來自技高網...

【技術保護點】
一種可減小等離子體損傷效應的ＭＯＳ管，制作在硅襯底上，其具有柵源漏極以及設置在金屬層中且分別與柵極和硅襯底連接的柵極金屬墊和襯底金屬墊，該柵極金屬墊從其第一層導線處分離為上下兩部分，且其第一層導線分離為分別與該上下兩部分連接的第一和第二導線段，第一金屬跳線跨設在該第一和第二導線段間，其特征在于，該襯底金屬墊從其第一層導線處分離為上下兩部分，且其第一層導線分離為分別與該上下兩部分連接的第三和第四導線段，第二金屬跳線跨設在該第三和第四導線段間。

【技術特征摘要】

【專利技術屬性】
技術研發人員：陸黎明，趙永，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：31[中國|上海]