【技術實現步驟摘要】
本技術涉及存儲器信號校驗糾錯，特別涉及一種存儲器信號檢錯糾錯裝置。
技術介紹
1、隨著工藝的不斷提升和需求的不斷增加，存儲器接口頻率越來越高、存儲器接口通道數量越來越多，存儲器接口傳輸穩定性面臨更多的挑戰。基于存儲器產生的信號錯誤率受外部和內部多重因素的影響，包括一些惡劣的環境或者物理結構上的老化，使得存儲器可能發生內部信號翻轉造成的信號錯誤問題，還包括存儲單元本身相關，或者pcb的板級設計、電源完整性、信號完整性等，因此存儲器信號校驗與糾錯具有重要意義，如何有效降低存儲器信號錯誤率是待解決的問題之一。
技術實現思路
1、本技術旨在至少解決現有技術中存在的技術問題之一。為此，本技術提出一種存儲器信號檢錯糾錯裝置，能夠保證信號傳輸速率的前提下有效降低存儲器信號的錯誤率。
2、根據本技術實施例的存儲器信號檢錯糾錯裝置，包括：存儲器、編碼信號發生器電路、校驗電路、控制電路；所述存儲器與所述編碼信號發生器電路輸出端連接；所述存儲器與所述校驗電路輸入端連接；所述控制電路與所述存儲器、所述編碼信號發生器電路、所述校驗電路至少一個連接。
3、根據本技術的一些實施例，所述控制電路包括：檢錯糾錯寄存器、讀診斷寄存器、寫診斷寄存器、校驗碼測試寄存器。
4、根據本技術的一些實施例，所述檢錯糾錯寄存器與所述校驗電路的輸入端連接，用于控制所述校驗電路的開啟、關閉。
5、根據本技術的一些實施例，所述編碼信號發生器電路、所述寫診斷寄存器與所述存儲器的輸入端連接，用
6、根據本技術的一些實施例，所述校驗碼測試寄存器、所述編碼信號發生器電路、所述寫診斷寄存器與所述存儲器的輸入端連接，用于編碼測試信號的存儲。
7、根據本技術的一些實施例，還包括：系統總線接口和外圍總線接口，其中，所述編碼信號發生器電路的輸入端與所述系統總線接口、所述外圍總線接口至少一個接口連接；所述校驗電路的輸出端與所述系統總線接口、所述外圍總線接口至少一個接口連接。
8、根據本技術實施例的存儲器信號檢錯糾錯裝置，至少具有如下有益效果：通過校驗電路對原始信號進行二次編碼產生第二編碼信號，通過對第二編碼信號的糾錯、可適當修正第一編碼信號被糾錯后仍然存在錯誤的信號位，從而進一步提高信號的糾錯能力。
9、本技術的附加方面和優點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本技術的實踐了解到。
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1.一種存儲器信號檢錯糾錯裝置，其特征在于，包括：存儲器（40）、編碼信號發生器電路（10）、控制電路（20）、校驗電路（30）；
2.根據權利要求1所述的存儲器信號檢錯糾錯裝置，其特征在于，所述檢錯糾錯寄存器（21）與所述校驗電路（30）的輸入端連接。
3.根據權利要求1所述的存儲器信號檢錯糾錯裝置，其特征在于，所述編碼信號發生器電路（10）、所述寫診斷寄存器（24）至少一個與所述存儲器（40）的輸入端連接。
4.根據權利要求1所述的存儲器信號檢錯糾錯裝置，其特征在于，所述校驗碼測試寄存器（23）、所述編碼信號發生器電路（10）、所述寫診斷寄存器（24）至少一個與所述存儲器（40）的輸入端連接。
5.根據權利要求1所述的存儲器信號檢錯糾錯裝置，其特征在于，該裝置還包括系統總線接口（60）和外圍總線接口（70），所述編碼信號發生器電路（10）的輸入端與所述系統總線接口（60）、所述外圍總線接口（70）至少一個接口連接；所述校驗電路（30）的輸出端與所述系統總線接口（60）、所述外圍總線接口（70）至少一個接口連接。
【技術特征摘要】
1.一種存儲器信號檢錯糾錯裝置，其特征在于，包括：存儲器（40）、編碼信號發生器電路（10）、控制電路（20）、校驗電路（30）；
2.根據權利要求1所述的存儲器信號檢錯糾錯裝置，其特征在于，所述檢錯糾錯寄存器（21）與所述校驗電路（30）的輸入端連接。
3.根據權利要求1所述的存儲器信號檢錯糾錯裝置，其特征在于，所述編碼信號發生器電路（10）、所述寫診斷寄存器（24）至少一個與所述存儲器（40）的輸入端連接。
4.根據權利要求1所述的存儲器信號檢...
【專利技術屬性】
技術研發人員：顏軍，趙厲，韓俊，
申請(專利權)人：珠海航宇微科技股份有限公司，
類型：新型
國別省市：
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