【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)屬于雷達(dá)信號(hào)處理技術(shù)，具體涉及雷達(dá)信號(hào)卷積技術(shù)，特別是一種低資源消耗的雷達(dá)寬帶iq信號(hào)卷積處理系統(tǒng)。
技術(shù)介紹
1、在現(xiàn)代雷達(dá)信號(hào)處理系統(tǒng)中，現(xiàn)場(chǎng)可編程邏輯門(mén)陣列（field?programmable?gatearray，fpga）因其靈活性高、處理能力強(qiáng)（實(shí)時(shí)性高、帶寬大）等特點(diǎn)，已獲得廣泛的應(yīng)用。
2、在雷達(dá)回波信號(hào)模擬流程中，因?yàn)榛夭ㄊ抢走_(dá)發(fā)射信號(hào)經(jīng)由物體反射后形成的，所以需要將雷達(dá)發(fā)射信號(hào)與回波的系統(tǒng)函數(shù)進(jìn)行卷積，以模擬指定特征的雷達(dá)回波信號(hào)。考慮到寬帶信號(hào)的特點(diǎn)，在硬件實(shí)現(xiàn)上，還需進(jìn)行多相處理。常規(guī)的做法下，完成一次同相正交（in-phase/quadrature,iq）信號(hào)卷積需要用到四次實(shí)數(shù)卷積；?相 n點(diǎn)實(shí)數(shù)卷積需要用到個(gè)乘法器；輸出時(shí)延固定，當(dāng)脈內(nèi)雷達(dá)信號(hào)點(diǎn)數(shù)較少時(shí)，時(shí)延過(guò)長(zhǎng)且無(wú)效功耗增加，造成了資源浪費(fèi)；對(duì)大時(shí)帶積雷達(dá)信號(hào)的卷積處理可能會(huì)出現(xiàn)資源不足的情況。
3、由上述分析可看出，在卷積的fpga實(shí)現(xiàn)時(shí)，需要用到大量的乘法器資源，如何降低乘法器資源消耗、降低系統(tǒng)功耗、控制好輸出時(shí)延是寬帶iq信號(hào)卷積結(jié)構(gòu)優(yōu)化的一個(gè)方向。
技術(shù)實(shí)現(xiàn)思路
1、本專利技術(shù)所要解決的技術(shù)問(wèn)題是，降低在fpga中進(jìn)行寬帶iq信號(hào)卷積的乘法器資源消耗，并實(shí)時(shí)調(diào)整延時(shí)。
2、本專利技術(shù)為解決上述技術(shù)問(wèn)題所采用的技術(shù)方案是，一種低資源消耗的雷達(dá)寬帶iq信號(hào)卷積處理系統(tǒng)，該卷積處理系統(tǒng)依次包括：iq卷積
3、所述iq卷積預(yù)處理模塊的處理方法為：
4、將iq路基帶信號(hào)輸入轉(zhuǎn)化為三路實(shí)數(shù)輸出；將iq路系統(tǒng)函數(shù)轉(zhuǎn)化為三路實(shí)數(shù)輸出；其中，分別表示為基帶信號(hào)的同相分量和正交分量，分別表示為系統(tǒng)函數(shù)的同相分量和正交分量，表示虛數(shù)單位；
5、多相卷積預(yù)處理模塊的處理方法為：
6、根據(jù)快速fir算法，對(duì)iq卷積預(yù)處理輸出的6路信號(hào)進(jìn)行多相卷積預(yù)處理，在多相卷積器模塊與多相卷積預(yù)處理模塊之間設(shè)置寄存器組或ram，以消除信號(hào)在時(shí)域上的影響；對(duì)相位數(shù)為的實(shí)數(shù)信號(hào)卷積輸出向量形式，其結(jié)構(gòu)為：
7、?；
8、其中，為預(yù)處理操作的矩陣形式，為后處理操作的矩陣形式，為實(shí)數(shù)系統(tǒng)函數(shù)輸入的矩陣形式，為實(shí)數(shù)基帶信號(hào)輸入的向量形式，為相位數(shù)，上標(biāo)撇號(hào)是指該信號(hào)的經(jīng)過(guò)相位處理；
9、系統(tǒng)函數(shù)處理為，其中，
10、；
11、表示矩陣的克羅內(nèi)克積，為系統(tǒng)函數(shù)的初始輸入；預(yù)處理操作矩陣表示為：
12、；
13、；
14、；
15、其中，與分別表示單位矩陣和零矩陣，它們右下角標(biāo)代表維度，z表示延時(shí)，其它矩陣為推算過(guò)程的中間變量；相實(shí)數(shù)信號(hào)，經(jīng)多相卷積預(yù)處理后共有路信號(hào)；
16、多相卷積器模塊的處理方法為：
17、多相卷積預(yù)處理模塊的輸出接入到個(gè)卷積器中；卷積器中乘法器資源以脈動(dòng)型乘累加結(jié)構(gòu)級(jí)聯(lián)，并使用專用級(jí)聯(lián)走線；
18、卷積器中采用脈內(nèi)iq基帶信號(hào)作為系數(shù)來(lái)做卷積，使用寄存器組或ram存儲(chǔ)脈內(nèi)數(shù)據(jù)，并記錄存入的點(diǎn)數(shù)情況；采用賽靈思器件的乘法器資源dsp48e2?slice做卷積處理，dsp48e2?slice片內(nèi)有著a，b，carryin三路常規(guī)數(shù)據(jù)輸入通道，還有acin,bcin,pcin三路級(jí)聯(lián)專用數(shù)據(jù)輸入通道；輸出有著carryout，p兩路常規(guī)數(shù)據(jù)輸出通道，也有acout，bcout，pcout三路級(jí)聯(lián)專用數(shù)據(jù)輸出通道；通過(guò)調(diào)整模式選擇常規(guī)通道還是級(jí)聯(lián)專用通道，"direct"模式代表常規(guī)通道，"cascade"模式代表級(jí)聯(lián)專用通道；
19、為了減少dsp內(nèi)部booth編碼邏輯功耗，使脈內(nèi)iq路基帶信號(hào)走片內(nèi)的數(shù)據(jù)b通道，設(shè)其通道為"direct"模式；使iq路系統(tǒng)函數(shù)走乘法器的數(shù)據(jù)a通道，級(jí)聯(lián)結(jié)構(gòu)中的首個(gè)乘法器的a通道設(shè)為"direct"模式,后續(xù)乘法器的a通道設(shè)其為"cascade"模式；將級(jí)聯(lián)結(jié)構(gòu)每一級(jí)的乘累加結(jié)果通過(guò)pcout、pcin級(jí)聯(lián)；根據(jù)記錄的脈內(nèi)iq基帶信號(hào)點(diǎn)數(shù)情況，實(shí)時(shí)調(diào)整卷積器輸出哪一級(jí)乘法器的p端口，且此級(jí)乘法器之后級(jí)聯(lián)的乘法器未被使用，則關(guān)閉其內(nèi)部寄存器時(shí)鐘使能；
20、多相卷積后處理模塊的處理方法為：
21、將多相卷積器模塊中個(gè)卷積器的輸出接入到多相卷積后處理模塊，轉(zhuǎn)化為三路相實(shí)數(shù)信號(hào)；
22、iq卷積后處理模塊的處理方法為：
23、將多相卷積后處理模塊輸出的三路相實(shí)數(shù)信號(hào)、、、接入到iq卷積后處理模塊，轉(zhuǎn)化為相，信號(hào)輸出。
24、進(jìn)一步的，多相卷積預(yù)處理模塊的處理方法中上標(biāo)撇號(hào)表示的相位處理方法為：
25、，其中，
26、；
27、左乘向量時(shí)可將向量逆序，為快速傅里葉變換中常用的二進(jìn)制逆序矩陣，為實(shí)數(shù)信號(hào)的初始輸入。
28、本專利技術(shù)的有益效果是：對(duì)于寬帶iq信號(hào)卷積，有效利用了乘法器，減少了資源消耗，降低了功耗；實(shí)時(shí)調(diào)整輸出抽頭，使輸出時(shí)延更加合理；降低了硬件實(shí)現(xiàn)的成本，并行路數(shù)越多，節(jié)約資源越多。在八相iq信號(hào)卷積中，與常規(guī)方法相比，本專利技術(shù)能夠節(jié)約68%左右的乘法器資源消耗。
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1.一種低資源消耗的雷達(dá)寬帶IQ信號(hào)卷積處理系統(tǒng)，其特征在于，該卷積處理系統(tǒng)依次包括：IQ卷積預(yù)處理模塊、多相卷積預(yù)處理模塊、多相卷積器模塊、多相卷積后處理模塊、IQ卷積后處理模塊；
2.如權(quán)利要求1所述的一種低資源消耗的雷達(dá)寬帶IQ信號(hào)卷積處理系統(tǒng)，其特征在于，多相卷積預(yù)處理模塊的處理方法中上標(biāo)撇號(hào)表示的相位處理方法為：
【技術(shù)特征摘要】
1.一種低資源消耗的雷達(dá)寬帶iq信號(hào)卷積處理系統(tǒng)，其特征在于，該卷積處理系統(tǒng)依次包括：iq卷積預(yù)處理模塊、多相卷積預(yù)處理模塊、多相卷積器模塊、多相卷積后處理模塊、iq卷...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：周云，許杰，梁凌，林熙城，任浩浩，鄒林，
申請(qǐng)(專利權(quán))人：電子科技大學(xué)，
類(lèi)型：發(fā)明
國(guó)別省市：
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