【技術(shù)實(shí)現(xiàn)步驟摘要】
本申請涉及半導(dǎo)體，具體而言，涉及一種寄存器的設(shè)置方法和裝置、存儲介質(zhì)及電子裝置。
技術(shù)介紹
1、寄存器重定時作為一種成熟的技術(shù)已經(jīng)被廣泛應(yīng)用于主流eda(electronicdesign?automation，電子設(shè)計(jì)自動化，簡稱eda)綜合工具。在這些工具中，寄存器重定時在asic芯片(application?specific?integrated?circuit,專用集成電路，簡稱asic)、fpga芯片(field?programmable?gate?array，現(xiàn)場可編程邏輯門陣列，簡稱fpga)設(shè)計(jì)實(shí)施依賴于電路在布置(place)、布線(route)、裝箱(boxing)等物理設(shè)計(jì)操作后，得到的各個組合邏輯通路延時。寄存器重定時在rtl設(shè)計(jì)階段的使用主要依靠設(shè)計(jì)人員手動或編碼實(shí)施，但是人為進(jìn)行設(shè)置之后，交給綜合工具或者后端優(yōu)化可能出現(xiàn)非最優(yōu)結(jié)果的情況，此外，若通過綜合工具或者后端執(zhí)行寄存器重定時算法時，對于大規(guī)模與復(fù)雜系統(tǒng)可能耗時較長，使得整體開發(fā)效率不高。
2、針對相關(guān)技術(shù)中，當(dāng)前寄存器重定時常采用人工設(shè)置，整體開發(fā)效率較低等問題，尚未提出有效的解決方案。
3、因此，有必要對相關(guān)技術(shù)予以改良以克服相關(guān)技術(shù)中的所述缺陷。
技術(shù)實(shí)現(xiàn)思路
1、本專利技術(shù)實(shí)施例提供了一種寄存器的設(shè)置方法和裝置、存儲介質(zhì)及電子裝置，以至少解決相關(guān)技術(shù)中當(dāng)前寄存器重定時常采用人工設(shè)置，整體開發(fā)效率較低等問題。
2、根據(jù)本專利技術(shù)實(shí)施例的一方面，提供了一種寄存器
3、在一個示例性的實(shí)施例中，根據(jù)級聯(lián)組合邏輯對應(yīng)的層級數(shù)量和流水級數(shù)，得到用于指示級聯(lián)組合邏輯中寄存器分布位置的比特位序列，包括：根據(jù)層級數(shù)量n確定比特位序列的目標(biāo)長度m；根據(jù)目標(biāo)長度m和流水級數(shù)l得到i個長度為d的第一向量以及j個長度為e的第二向量，其中，目標(biāo)長度m＝id+je，流水級數(shù)l＝i+j，d由m除以l后向下取整得到，e＝d+1；根據(jù)i個長度為d的第一向量以及j個長度為e的第二向量得到比特位序列；其中，第一向量與第二向量中最后一個元素對應(yīng)的比特位取值為第一值，第一向量與第二向量中除最后一個元素之外的其他元素對應(yīng)的比特位取值為第二值；取值為第一值的比特位用于指示在對應(yīng)組合邏輯之后設(shè)置寄存器，取值為第二值的比特位用于指示在對應(yīng)組合邏輯之后不設(shè)置寄存器。
4、在一個示例性的實(shí)施例中，級聯(lián)組合邏輯至少包括以下之一：fpga、asic；和/或，根據(jù)層級數(shù)量n確定比特位序列的目標(biāo)長度m，至少包括以下之一：在級聯(lián)組合邏輯為等長級聯(lián)組合邏輯的情況下，確定目標(biāo)長度m為層級數(shù)量n；級聯(lián)組合邏輯至少包括以下之一：fpga、asic；和/或，根據(jù)層級數(shù)量n確定比特位序列的目標(biāo)長度m，至少包括以下之一：在級聯(lián)組合邏輯為等長級聯(lián)組合邏輯的情況下，確定目標(biāo)長度m為層級數(shù)量n；在級聯(lián)組合邏輯為非等長級聯(lián)組合邏輯的情況下，根據(jù)級聯(lián)組合邏輯中每一組合邏輯n對應(yīng)的邏輯深度權(quán)重wn確定比特位序列的目標(biāo)長度m，其中，組合邏輯n在比特位序列中連續(xù)對應(yīng)的比特位的位數(shù)為邏輯深度權(quán)重wn。
5、在一個示例性的實(shí)施例中，根據(jù)比特位序列在級聯(lián)組合邏輯中設(shè)置寄存器，包括：在存在用于指示級聯(lián)組合邏輯中當(dāng)前寄存器分布位置的上一比特位序列的情況下，根據(jù)當(dāng)前得到的比特位序列中與上一比特位序列取值不同的比特位重新設(shè)置寄存器。
6、在一個示例性的實(shí)施例中，根據(jù)比特位序列在級聯(lián)組合邏輯中設(shè)置寄存器之后，上述方法還包括：在確定根據(jù)比特位序列完成寄存器設(shè)置的情況下，使用完成設(shè)置的級聯(lián)組合邏輯執(zhí)行預(yù)設(shè)邏輯功能，得到測試時延；在確定預(yù)設(shè)邏輯功能對應(yīng)的目標(biāo)時延的情況下，比較目標(biāo)時延與測試時延，以確定是否需要對級聯(lián)組合邏輯進(jìn)行二次重定時，其中，二次重定時為更新比特位序列，并使用更新后的比特位序列重新設(shè)置寄存器。
7、在一個示例性的實(shí)施例中，在確定預(yù)設(shè)邏輯功能對應(yīng)的目標(biāo)時延的情況下，比較目標(biāo)時延與測試時延，以確定是否需要對級聯(lián)組合邏輯進(jìn)行二次重定時，包括：在目標(biāo)時延與測試時延的差值在預(yù)設(shè)范圍之內(nèi)的情況下，確定根據(jù)比特位序列在級聯(lián)組合邏輯中設(shè)置寄存器的過程為有效控制設(shè)置，不需要對級聯(lián)組合邏輯進(jìn)行二次重定時；在目標(biāo)時延與測試時延的差值在預(yù)設(shè)范圍之外的情況下，確定根據(jù)比特位序列在級聯(lián)組合邏輯中設(shè)置寄存器的過程為無效控制設(shè)置，需要對級聯(lián)組合邏輯進(jìn)行二次重定時。
8、根據(jù)本專利技術(shù)實(shí)施例的另一方面，還提供了一種寄存器的設(shè)置裝置，包括：序列模塊，用于根據(jù)級聯(lián)組合邏輯對應(yīng)的層級數(shù)量和流水級數(shù)，得到用于指示所述級聯(lián)組合邏輯中寄存器分布位置的比特位序列，其中，所述比特位序列中的每一比特位與所述級聯(lián)組合邏輯中每一層級的組合邏輯順序?qū)?yīng)，并用于指示在對應(yīng)所述組合邏輯之后是否設(shè)置所述寄存器；設(shè)置模塊，用于根據(jù)所述比特位序列在所述級聯(lián)組合邏輯中設(shè)置所述寄存器。
9、根據(jù)本專利技術(shù)實(shí)施例的又一方面，還提供了一種計(jì)算機(jī)可讀的存儲介質(zhì)，該計(jì)算機(jī)可讀的存儲介質(zhì)中存儲有計(jì)算機(jī)程序，其中，該計(jì)算機(jī)程序被設(shè)置為運(yùn)行時執(zhí)行上述寄存器的設(shè)置方法。
10、根據(jù)本專利技術(shù)實(shí)施例的又一方面，還提供了一種電子裝置，包括存儲器、處理器及存儲在存儲器上并可在處理器上運(yùn)行的計(jì)算機(jī)程序，其中，上述處理器通過計(jì)算機(jī)程序執(zhí)行上述寄存器的設(shè)置方法。
11、根據(jù)本申請的又一個實(shí)施例，還提供了一種計(jì)算機(jī)程序產(chǎn)品，包括計(jì)算機(jī)程序，所述計(jì)算機(jī)程序被處理器執(zhí)行時實(shí)現(xiàn)上述任一項(xiàng)方法實(shí)施例中的步驟。
12、通過本專利技術(shù)，在獲取到待設(shè)置寄存器的級聯(lián)組合邏輯的層級數(shù)量以及流水級數(shù)的情況下，確定用于指示級聯(lián)組合邏輯中寄存器分布位置關(guān)聯(lián)的比特位序列，繼而通過調(diào)整比特位序列上的序列值，靈活改變在級聯(lián)組合邏輯中設(shè)置寄存器的位置，從而提升對級聯(lián)組合邏輯進(jìn)行寄存器重定時效率。采用上述技術(shù)方案，解決了相關(guān)技術(shù)中當(dāng)前寄存器重定時常采用人工設(shè)置，整體開發(fā)效率較低等問題，避免了人工操作，提升對級聯(lián)組合邏輯的整體開發(fā)效率。
本文檔來自技高網(wǎng)...【技術(shù)保護(hù)點(diǎn)】
1.一種寄存器的設(shè)置方法，其特征在于，應(yīng)用于寄存器傳輸級電路設(shè)計(jì)，包括：
2.根據(jù)權(quán)利要求1所述寄存器的設(shè)置方法，其特征在于，根據(jù)級聯(lián)組合邏輯對應(yīng)的層級數(shù)量和流水級數(shù)，得到用于指示所述級聯(lián)組合邏輯中寄存器分布位置的比特位序列，包括：
3.根據(jù)權(quán)利要求2所述寄存器的設(shè)置方法，其特征在于，所述級聯(lián)組合邏輯至少包括以下之一：FPGA、ASIC；
4.根據(jù)權(quán)利要求1所述寄存器的設(shè)置方法，其特征在于，根據(jù)所述比特位序列在所述級聯(lián)組合邏輯中設(shè)置所述寄存器，包括：
5.根據(jù)權(quán)利要求1所述寄存器的設(shè)置方法，其特征在于，根據(jù)所述比特位序列在所述級聯(lián)組合邏輯中設(shè)置所述寄存器之后，所述方法還包括：
6.根據(jù)權(quán)利要求5所述寄存器的設(shè)置方法，其特征在于，在確定所述預(yù)設(shè)邏輯功能對應(yīng)的目標(biāo)時延的情況下，比較所述目標(biāo)時延與所述測試時延，以確定是否需要對所述級聯(lián)組合邏輯進(jìn)行二次重定時，包括：
7.一種寄存器的設(shè)置裝置，其特征在于，應(yīng)用于寄存器傳輸級電路設(shè)計(jì)，包括：
8.一種計(jì)算機(jī)可讀的存儲介質(zhì)，其特征在于，所述計(jì)算機(jī)可讀的存儲介質(zhì)
9.一種電子裝置，包括存儲器和處理器，其特征在于，所述存儲器中存儲有計(jì)算機(jī)程序，所述處理器被設(shè)置為通過所述計(jì)算機(jī)程序執(zhí)行權(quán)利要求1至6中任一項(xiàng)所述的方法。
10.一種計(jì)算機(jī)程序產(chǎn)品，包括計(jì)算機(jī)程序，其特征在于，所述計(jì)算機(jī)程序被處理器執(zhí)行時實(shí)現(xiàn)權(quán)利要求1至6任一項(xiàng)中所述的方法的步驟。
...【技術(shù)特征摘要】
1.一種寄存器的設(shè)置方法，其特征在于，應(yīng)用于寄存器傳輸級電路設(shè)計(jì)，包括：
2.根據(jù)權(quán)利要求1所述寄存器的設(shè)置方法，其特征在于，根據(jù)級聯(lián)組合邏輯對應(yīng)的層級數(shù)量和流水級數(shù)，得到用于指示所述級聯(lián)組合邏輯中寄存器分布位置的比特位序列，包括：
3.根據(jù)權(quán)利要求2所述寄存器的設(shè)置方法，其特征在于，所述級聯(lián)組合邏輯至少包括以下之一：fpga、asic；
4.根據(jù)權(quán)利要求1所述寄存器的設(shè)置方法，其特征在于，根據(jù)所述比特位序列在所述級聯(lián)組合邏輯中設(shè)置所述寄存器，包括：
5.根據(jù)權(quán)利要求1所述寄存器的設(shè)置方法，其特征在于，根據(jù)所述比特位序列在所述級聯(lián)組合邏輯中設(shè)置所述寄存器之后，所述方法還包括：
6.根據(jù)權(quán)利要求5所述寄存器的設(shè)置方法，其特...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：譚湘斌，
申請(專利權(quán))人：上海星思半導(dǎo)體有限責(zé)任公司，
類型：發(fā)明
國別省市：
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