【技術(shù)實(shí)現(xiàn)步驟摘要】
本申請(qǐng)涉及芯片，尤其涉及一種多核芯片控制電路、方法、集成電路和終端設(shè)備。
技術(shù)介紹
1、ir?drop是指在電子電路中，由于電流流過(guò)導(dǎo)體時(shí)產(chǎn)生的電壓降(voltage?drop)，這種電壓降通常與電阻(resistance)、電流(current)和時(shí)間(time)有關(guān)。在集成電路(integrated?circuit,ic)設(shè)計(jì)中，ir?drop是一個(gè)重要的考量因素，因?yàn)樗鼤?huì)影響到電路的性能和可靠性。在多核處理器中，當(dāng)多個(gè)處理器核的負(fù)載同時(shí)提升時(shí)，會(huì)導(dǎo)致電源網(wǎng)絡(luò)中的ir?drop突然增加，使得電源供電來(lái)不及響應(yīng)，從而可能導(dǎo)致系統(tǒng)異常。
技術(shù)實(shí)現(xiàn)思路
1、為了解決上述技術(shù)問(wèn)題或者至少部分地解決上述技術(shù)問(wèn)題，本公開(kāi)提供了一種多核芯片控制電路、方法、集成電路和終端設(shè)備。
2、為實(shí)現(xiàn)上述目的，本申請(qǐng)的第一方面提供一種多核芯片控制電路，用于對(duì)多核芯片進(jìn)行管理，所述多核芯片包括n個(gè)處理器核，n≥2，所述多核芯片控制電路包括：
3、n個(gè)時(shí)鐘管理模塊，與所述n個(gè)處理器核一一對(duì)應(yīng)，所述時(shí)鐘管理模塊用于向?qū)?yīng)的處理器核輸出時(shí)鐘信號(hào)；以及
4、電壓降控制電路，與所述n個(gè)時(shí)鐘管理模塊均電連接，所述電壓降控制電路用于在接收到指示至少一個(gè)處理器核的負(fù)載將提高的負(fù)載提高指示信息時(shí)，基于所述負(fù)載提高指示信息從所述n個(gè)時(shí)鐘管理模塊中確定出目標(biāo)處理器核對(duì)應(yīng)的目標(biāo)時(shí)鐘管理模塊，以及控制所述目標(biāo)時(shí)鐘管理模塊調(diào)節(jié)輸出的時(shí)鐘信號(hào)的頻率；其中，所述目標(biāo)處理器核為負(fù)載將提高的所述至少一個(gè)處理
5、本申請(qǐng)?zhí)峁┑亩嗪诵酒刂齐娐罚ㄟ^(guò)電壓降控制電路響應(yīng)于負(fù)載提高指示信息而從n個(gè)時(shí)鐘管理模塊中確定出目標(biāo)時(shí)鐘管理模塊，并控制目標(biāo)時(shí)鐘管理模塊調(diào)節(jié)輸出的時(shí)鐘信號(hào)的頻率，如此，在預(yù)測(cè)到多核芯片的負(fù)載即將大幅升高時(shí)，能夠通過(guò)調(diào)節(jié)目標(biāo)時(shí)鐘管理模塊輸出的時(shí)鐘信號(hào)的頻率來(lái)提前降低部分處理器核的電流負(fù)載，從而可以降低電源網(wǎng)絡(luò)中的ir?drop、可以提升系統(tǒng)的穩(wěn)定性。
6、本申請(qǐng)的第二方面提供一種多核芯片控制方法，所述多核芯片控制方法用于控制n個(gè)時(shí)鐘管理模塊對(duì)多核芯片進(jìn)行管理，所述多核芯片包括n個(gè)處理器核，n≥2，所述n個(gè)時(shí)鐘管理模塊與所述n個(gè)處理器核一一對(duì)應(yīng)，所述時(shí)鐘管理模塊用于向?qū)?yīng)的處理器核輸出時(shí)鐘信號(hào)，其特征在于，所述多核芯片控制方法包括：
7、接收指示至少一個(gè)處理器核的負(fù)載將提高的負(fù)載提高指示信息；
8、基于所述負(fù)載提高指示信息從所述n個(gè)時(shí)鐘管理模塊中確定出目標(biāo)處理器核對(duì)應(yīng)的目標(biāo)時(shí)鐘管理模塊；其中，所述目標(biāo)處理器核為負(fù)載將提高的所述至少一個(gè)處理器核中的至少部分處理器核；以及
9、控制所述目標(biāo)時(shí)鐘管理模塊調(diào)節(jié)輸出的時(shí)鐘信號(hào)的頻率。
10、本申請(qǐng)的第三方面提供一種集成電路，所述集成電路包括：
11、多核芯片，包括n個(gè)處理器核，n≥2；以及
12、上述第一方面所述的多核芯片控制電路。
13、本申請(qǐng)的第四方面提供一種終端設(shè)備，所述終端設(shè)備包括上述第三方面所述的集成電路。
14、本申請(qǐng)的附加方面和優(yōu)點(diǎn)將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過(guò)本申請(qǐng)的實(shí)踐了解到。
本文檔來(lái)自技高網(wǎng)...【技術(shù)保護(hù)點(diǎn)】
1.一種多核芯片控制電路，用于對(duì)多核芯片進(jìn)行管理，所述多核芯片包括n個(gè)處理器核，n≥2，其特征在于，所述多核芯片控制電路包括：
2.如權(quán)利要求1所述的多核芯片控制電路，其特征在于，所述電壓降控制電路包括：
3.如權(quán)利要求1或2所述的多核芯片控制電路，其特征在于，控制所述目標(biāo)時(shí)鐘管理模塊調(diào)節(jié)輸出的時(shí)鐘信號(hào)的頻率包括控制所述目標(biāo)時(shí)鐘管理模塊停止輸出時(shí)鐘信號(hào)或者降低輸出的時(shí)鐘信號(hào)的頻率。
4.如權(quán)利要求2所述的多核芯片控制電路，其特征在于，所述時(shí)鐘控制模塊向?qū)?yīng)的目標(biāo)時(shí)鐘管理模塊輸出的控制信號(hào)包括第一控制信號(hào)和第二控制信號(hào)；所述性能狀態(tài)控制機(jī)具體用于基于所述負(fù)載提高指示信息從所述n個(gè)時(shí)鐘管理模塊中確定出目標(biāo)處理器核對(duì)應(yīng)的目標(biāo)時(shí)鐘管理模塊和目標(biāo)時(shí)鐘管理模塊對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)，并控制時(shí)鐘控制模塊向?qū)?yīng)的目標(biāo)時(shí)鐘管理模塊輸出對(duì)應(yīng)的第一控制信號(hào)，以控制對(duì)應(yīng)的目標(biāo)時(shí)鐘管理模塊停止輸出時(shí)鐘信號(hào)或者降低輸出的時(shí)鐘信號(hào)的頻率，以及用于在目標(biāo)時(shí)鐘管理模塊停止輸出時(shí)鐘信號(hào)或者降低輸出的時(shí)鐘信號(hào)的頻率的累積時(shí)長(zhǎng)等于對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)時(shí)，控制對(duì)應(yīng)的時(shí)鐘控制模塊向該目標(biāo)時(shí)鐘管理模塊輸
5.如權(quán)利要求4所述的多核芯片控制電路，其特征在于，所述性能狀態(tài)控制機(jī)還包括：
6.如權(quán)利要求4所述的多核芯片控制電路，其特征在于，所述性能狀態(tài)控制機(jī)具體用于在所述負(fù)載提高指示信息對(duì)應(yīng)目標(biāo)處理器核的個(gè)數(shù)為多個(gè)時(shí)，基于所述負(fù)載提高指示信息從所述n個(gè)時(shí)鐘管理模塊中確定出多個(gè)目標(biāo)處理器核對(duì)應(yīng)的多個(gè)目標(biāo)時(shí)鐘管理模塊，并基于各目標(biāo)處理器核的優(yōu)先級(jí)順序，確定出每一目標(biāo)時(shí)鐘管理模塊對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)；其中，處理器核的優(yōu)先級(jí)順序越高，該處理器核對(duì)應(yīng)的目標(biāo)時(shí)鐘管理模塊對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)越短。
7.如權(quán)利要求4所述的多核芯片控制電路，其特征在于，所述電壓降控制電路還包括：
8.如權(quán)利要求4所述的多核芯片控制電路，其特征在于，所述性能狀態(tài)控制機(jī)具體用于在所述負(fù)載提高指示信息指示多個(gè)處理器核的負(fù)載將提高時(shí)，基于所述負(fù)載提高指示信息從所述n個(gè)時(shí)鐘管理模塊中確定出目標(biāo)處理器核對(duì)應(yīng)的目標(biāo)時(shí)鐘管理模塊和目標(biāo)時(shí)鐘管理模塊對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)，并控制目標(biāo)時(shí)鐘管理模塊在對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)內(nèi)停止輸出時(shí)鐘信號(hào)或者降低輸出的時(shí)鐘信號(hào)的頻率且在對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)之后恢復(fù)至輸出頻率為對(duì)應(yīng)的初始頻率的時(shí)鐘信號(hào)。
9.如權(quán)利要求5所述的多核芯片控制電路，其特征在于，所述性能狀態(tài)控制機(jī)還用于在所述負(fù)載提高指示信息指示僅一個(gè)處理器核的負(fù)載將提高時(shí)，確定負(fù)載將提高的處理器核對(duì)應(yīng)的電壓影響時(shí)長(zhǎng)，并控制負(fù)載將提高的處理器核對(duì)應(yīng)的計(jì)時(shí)器按照所述電壓影響時(shí)長(zhǎng)進(jìn)行計(jì)時(shí)。
10.如權(quán)利要求9所述的多核芯片控制電路，其特征在于，所述性能狀態(tài)控制機(jī)還用于在所述寄存器組接收到新的負(fù)載提高指示信息，且負(fù)載將提高的處理器核對(duì)應(yīng)的計(jì)時(shí)器未完成計(jì)時(shí)時(shí)，基于前一負(fù)載提高指示信息和新的負(fù)載提高指示信息從所述n個(gè)時(shí)鐘管理模塊中確定出目標(biāo)時(shí)鐘管理模塊和目標(biāo)時(shí)鐘管理模塊對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)，并控制目標(biāo)時(shí)鐘管理模塊在對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)內(nèi)停止輸出時(shí)鐘信號(hào)或者降低輸出的時(shí)鐘信號(hào)的頻率，以及在對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)之后恢復(fù)至輸出頻率為對(duì)應(yīng)的初始頻率的時(shí)鐘信號(hào)。
11.如權(quán)利要求4所述的多核芯片控制電路，其特征在于，所述寄存器組存儲(chǔ)有預(yù)設(shè)映射關(guān)系，所述預(yù)設(shè)映射關(guān)系包括多個(gè)負(fù)載提高指示信息、每一負(fù)載提高指示信息對(duì)應(yīng)的目標(biāo)處理器核以及各目標(biāo)處理器核對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)；
12.如權(quán)利要求4所述的多核芯片控制電路，其特征在于，所述時(shí)鐘管理模塊還用于偵測(cè)對(duì)應(yīng)的處理器核的運(yùn)行頻率并得到對(duì)應(yīng)的運(yùn)行頻率信息，以及將所述運(yùn)行頻率信息存儲(chǔ)至所述寄存器組。
13.一種多核芯片控制方法，用于控制n個(gè)時(shí)鐘管理模塊對(duì)多核芯片進(jìn)行管理，所述多核芯片包括n個(gè)處理器核，n≥2，所述n個(gè)時(shí)鐘管理模塊與所述n個(gè)處理器核一一對(duì)應(yīng)，所述時(shí)鐘管理模塊用于向?qū)?yīng)的處理器核輸出時(shí)鐘信號(hào)，其特征在于，所述多核芯片控制方法包括：
14.如權(quán)利要求13所述的多核芯片控制方法，其特征在于，所述控制所述目標(biāo)時(shí)鐘管理模塊調(diào)節(jié)輸出的時(shí)鐘信號(hào)的頻率，包括：
15.如權(quán)利要求13所述的多核芯片控制方法，其特征在于，所述基于所述負(fù)載提高指示信息從所述n個(gè)時(shí)鐘管理模塊中確定出目標(biāo)處理器核對(duì)應(yīng)的目標(biāo)時(shí)鐘管理模塊，包括：
16.如權(quán)利要求15所述的多核芯片控制方法，其特征在于，所述基于所述負(fù)載提高指示信息...
【技術(shù)特征摘要】
1.一種多核芯片控制電路，用于對(duì)多核芯片進(jìn)行管理，所述多核芯片包括n個(gè)處理器核，n≥2，其特征在于，所述多核芯片控制電路包括：
2.如權(quán)利要求1所述的多核芯片控制電路，其特征在于，所述電壓降控制電路包括：
3.如權(quán)利要求1或2所述的多核芯片控制電路，其特征在于，控制所述目標(biāo)時(shí)鐘管理模塊調(diào)節(jié)輸出的時(shí)鐘信號(hào)的頻率包括控制所述目標(biāo)時(shí)鐘管理模塊停止輸出時(shí)鐘信號(hào)或者降低輸出的時(shí)鐘信號(hào)的頻率。
4.如權(quán)利要求2所述的多核芯片控制電路，其特征在于，所述時(shí)鐘控制模塊向?qū)?yīng)的目標(biāo)時(shí)鐘管理模塊輸出的控制信號(hào)包括第一控制信號(hào)和第二控制信號(hào)；所述性能狀態(tài)控制機(jī)具體用于基于所述負(fù)載提高指示信息從所述n個(gè)時(shí)鐘管理模塊中確定出目標(biāo)處理器核對(duì)應(yīng)的目標(biāo)時(shí)鐘管理模塊和目標(biāo)時(shí)鐘管理模塊對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)，并控制時(shí)鐘控制模塊向?qū)?yīng)的目標(biāo)時(shí)鐘管理模塊輸出對(duì)應(yīng)的第一控制信號(hào)，以控制對(duì)應(yīng)的目標(biāo)時(shí)鐘管理模塊停止輸出時(shí)鐘信號(hào)或者降低輸出的時(shí)鐘信號(hào)的頻率，以及用于在目標(biāo)時(shí)鐘管理模塊停止輸出時(shí)鐘信號(hào)或者降低輸出的時(shí)鐘信號(hào)的頻率的累積時(shí)長(zhǎng)等于對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)時(shí)，控制對(duì)應(yīng)的時(shí)鐘控制模塊向該目標(biāo)時(shí)鐘管理模塊輸出對(duì)應(yīng)的第二控制信號(hào)，以控制該目標(biāo)時(shí)鐘管理模塊在對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)之后恢復(fù)至輸出頻率為對(duì)應(yīng)的初始頻率的時(shí)鐘信號(hào)；其中，每一目標(biāo)時(shí)鐘管理模塊對(duì)應(yīng)的初始頻率為該目標(biāo)時(shí)鐘管理模塊在調(diào)節(jié)輸出的時(shí)鐘信號(hào)的頻率之前輸出的時(shí)鐘信號(hào)的頻率。
5.如權(quán)利要求4所述的多核芯片控制電路，其特征在于，所述性能狀態(tài)控制機(jī)還包括：
6.如權(quán)利要求4所述的多核芯片控制電路，其特征在于，所述性能狀態(tài)控制機(jī)具體用于在所述負(fù)載提高指示信息對(duì)應(yīng)目標(biāo)處理器核的個(gè)數(shù)為多個(gè)時(shí)，基于所述負(fù)載提高指示信息從所述n個(gè)時(shí)鐘管理模塊中確定出多個(gè)目標(biāo)處理器核對(duì)應(yīng)的多個(gè)目標(biāo)時(shí)鐘管理模塊，并基于各目標(biāo)處理器核的優(yōu)先級(jí)順序，確定出每一目標(biāo)時(shí)鐘管理模塊對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)；其中，處理器核的優(yōu)先級(jí)順序越高，該處理器核對(duì)應(yīng)的目標(biāo)時(shí)鐘管理模塊對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)越短。
7.如權(quán)利要求4所述的多核芯片控制電路，其特征在于，所述電壓降控制電路還包括：
8.如權(quán)利要求4所述的多核芯片控制電路，其特征在于，所述性能狀態(tài)控制機(jī)具體用于在所述負(fù)載提高指示信息指示多個(gè)處理器核的負(fù)載將提高時(shí)，基于所述負(fù)載提高指示信息從所述n個(gè)時(shí)鐘管理模塊中確定出目標(biāo)處理器核對(duì)應(yīng)的目標(biāo)時(shí)鐘管理模塊和目標(biāo)時(shí)鐘管理模塊對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)，并控制目標(biāo)時(shí)鐘管理模塊在對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)內(nèi)停止輸出時(shí)鐘信號(hào)或者降低輸出的時(shí)鐘信號(hào)的頻率且在對(duì)應(yīng)的調(diào)頻時(shí)長(zhǎng)之后恢復(fù)至輸出頻率為對(duì)應(yīng)的初始頻率的時(shí)鐘信號(hào)。
9.如權(quán)利要求5所述的多核芯片控制電路，其特征在于，所述性能狀態(tài)控制機(jī)還用于在所述負(fù)載提高指示信息指示僅一個(gè)處理器核的負(fù)載將提高時(shí)，確定負(fù)載將提高的處理器核對(duì)應(yīng)的電壓影響時(shí)長(zhǎng)，并控制負(fù)載將...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：陳健，
申請(qǐng)(專利權(quán))人：展訊通信上海有限公司，
類型：發(fā)明
國(guó)別省市：
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