【技術實現步驟摘要】
本專利技術涉及集成電路，特別涉及一種靜態隨機存取存儲器讀取時間的測試電路、芯片及方法。
技術介紹
1、靜態隨機存取存儲器(sram)因其高速訪問的特性，在現代電子設備中被廣泛使用。sram的性能指標包括存儲容量、存取速度等，其中其性能的關鍵指標之一是讀取速度。在實際應用中，當電路系統需要對sram進行更改或者sram版本狀態發生變化時，設計人員通常需要根據新的芯片配置對系統程序進行重新改寫，以適應新的sram的讀寫速度。而系統無法自動識別新的sram最大讀寫速度，這就使得可能會出現讀寫速度不合理的情況：若讀寫速度設定較低，則無法發揮sram的最佳性能，而若讀寫速度設定較高，在外界條件變化的情況下，超出sram最大讀寫速度，則可能對系統造成較大的影響。基于此，需要對sram進行速度測試，并將讀寫速度參數提供給系統軟件進行更新。
2、現有的sram讀取時間的測試電路如圖1所示，包括選擇器101、102、104，延時單元105、109、110，反相器106、113，緩沖器107、108，與門111，異或門112，分頻器114，所述測試電路用于對存儲器103的讀取速度進行測試，最后被測模擬信號由pad?115引出，通過示波器進行測量。其測試過程包括：sram先切換到寫操作，te為低電平，時鐘信號來自系統時鐘，地址位和其它控制位由外部控制。存儲器103被測地址位addr為0時，寫入數據0；被測地址位addr為1時，寫入數據1。隨后sram切換到讀操作，信號te置高電平，進入自振蕩測試模式。自振蕩測試周期t1為存儲器103、選擇
3、由于測量的信號是模擬信號，通過示波器測試，對測試設備精度，測試環境的穩定性，引出待測信號的pad單元質量都有著極高的要求，存在測試時間長、效率低、精度差、成本高等問題。現有技術中多采用固定延時單元，其延時由設計者預估和仿真決定，不可調節，實際工作時可能存在脈沖寬度不足、地址位建立時間不夠、以及振蕩環速度快于sram最大工作頻率的設計風險，采集不到觀測信號，進而導致測試失敗。
技術實現思路
1、針對現有技術中的部分或全部問題，本專利技術第一方面提供一種靜態隨機存取存儲器讀取時間的測試電路，包括：
2、可控延時模塊，其用于調節脈沖寬度、待測地址位建立時間、及振蕩環總延時，以滿足預設的測試條件；以及
3、計時模塊，其用于確定測試總時長，進而確定所述靜態隨機存取存儲器的讀取時間。
4、進一步地，所述可控延時模塊包括多級串聯的延時子模塊，通過選擇信號確定每一級延時子模塊的輸出，進而確定延時時長。
5、進一步地，所述延時子模塊包括：
6、延時器，其輸入端與前一級延時子模塊的輸出連接；
7、選擇器，其第一輸入端與前一級延時子模塊的輸出連接，第二輸入端連接至所述延時器的輸出端，選擇端與與門的輸出端連接，當選擇端信號為1時，選擇第二輸入端的信號作為輸出，否則選擇第一輸入端的信號作為輸出；以及
8、與門，其兩個輸入端分別連接延時子模塊對應的選擇位以及te信號。
9、進一步地，所述計時模塊包括：
10、第一計數器，其用于對所述振蕩環的時鐘進行計數；
11、第二計數器，其用于對一個確定的高頻時鐘進行計數，其中所述高頻時鐘的周期為t，在測試過程中，所述第二計數器與第一計數器計數的總時長相等；以及
12、時鐘同步寄存器，其用于使得所述第一計數器與第二計數器開始計數的時間保持一致。
13、進一步地，所述第一計數器為4位二進制計數器，以及所述第二計數器為16位二進制計數器。
14、進一步地，所述測試電路包括三個可控延時模塊，其中第一可控延時模塊的輸出端設置有第一反相器，所述第一反相器的輸出端經由第二緩沖器連接至第二可控延時模塊的輸入端，以及所述第二可控延時模塊的輸出端連接至所述第三可控延時模塊的輸入端。
15、進一步地，所述測試電路還包括：
16、第一選擇器，其第一輸入端連接系統時鐘信號，第二輸入端與異或門的輸出端連接，以及輸出端連接至所述靜態隨機存取存儲器的時鐘端，所述第一選擇器采用te信號作為選擇信號；
17、第二選擇器，其第一輸入端與外部地址控制信號連接，第二輸入端與第一緩沖器的輸出端連接，以及輸出端連接至所述靜態隨機存取存儲器的地址端，所述第二選擇器采用te信號作為選擇信號；
18、第三選擇器，其第一輸入端連接至所述靜態隨機存取存儲器的輸出端，第二輸入端連接至所述第一選擇器的輸出端，以及輸出端連接至第一可控延時模塊的輸入端，所述第三選擇器采用支路選擇信號(macro_bypass)作為選擇信號；
19、第一緩沖器，其輸入端連接至所述第一反相器的輸出端；
20、分頻器，其輸入端連接至所述第二緩沖器的輸出端，以及輸出端連接至所述計時模塊的輸入端；
21、與門，其兩個輸入端分別與第二反相器的輸出端以及第三可控延時模塊的輸出端連接，以及輸出端連接至異或門的第一輸入端，其中所述第二反相器的輸入端連接所述支路選擇信號；以及
22、異或門，其第二輸入端與所述第二可控延時模塊的輸出端連接。
23、基于如前所述的測試電路，本專利技術第二方面提供一種靜態隨機存取存儲器讀取時間的測試方法，包括：
24、控制te信號為低電平，使得所述靜態隨機存取存儲器采用系統時鐘，并通過外部信號控制其地址位及控制位，進入寫操作狀態，在被測地址位寫入數據；
25、控制te信號置高電平，同時調整所述可控延時模塊，進入自振蕩測試模式，第一計數器計數指定周期后，結束計時，將計時模塊的輸出記錄為q1；
26、將振蕩環中的靜態隨機存取存儲器短路，重新計時，第一計數器計數指定周期后，結束計時，將計時模塊的輸出記錄為q2；以及
27、根據兩次計時模塊的輸出確定所述靜態隨機存取存儲器讀取時間t：
28、t＝(q1-q2)*t/(n*r*2),
29、其中，t為第二計數器計數的高頻時鐘的周期，r為分頻器的倍率，n為所述第一計數器計數的周期數。
30、進一步地，在被測地址位寫入本文檔來自技高網...
【技術保護點】
1.一種靜態隨機存取存儲器讀取時間的測試電路，其特征在于，包括：
2.如權利要求1所述的測試電路，其特征在于，所述可控延時模塊包括多級串聯的延時子模塊，通過選擇信號確定每一級延時子模塊的輸出，進而確定延時時長，其中每個延時子模塊包括：
3.如權利要求1所述的測試電路，其特征在于，所述計時模塊包括：
4.如權利要求3所述的測試電路，其特征在于，所述第一計數器為4位二進制計數器，以及所述第二計數器為16位二進制計數器。
5.如權利要求1所述的測試電路，其特征在于，所述測試電路包括三個可控延時模塊，其中第一可控延時模塊的輸出端設置有第一反相器，所述第一反相器的輸出端經由第二緩沖器連接至第二可控延時模塊的輸入端，以及所述第二可控延時模塊的輸出端連接至第三可控延時模塊的輸入端。
6.如權利要求5所述的測試電路，其特征在于，還包括：
7.一種靜態隨機存取存儲器讀取時間的測試方法，其特征在于，采用如權利要求1至6任一所述的測試電路，且包括步驟：
8.一種如權利要求7所述的測試方法，其特征在于，在被測地址位寫入數
9.一種如權利要求7所述的測試方法，其特征在于，通過將支路選擇信號置1將振蕩環中的靜態隨機存取存儲器短路。
10.一種芯片，其特征在于，包括如權利要求1至6任一所述的測試電路。
...【技術特征摘要】
1.一種靜態隨機存取存儲器讀取時間的測試電路，其特征在于，包括：
2.如權利要求1所述的測試電路，其特征在于，所述可控延時模塊包括多級串聯的延時子模塊，通過選擇信號確定每一級延時子模塊的輸出，進而確定延時時長，其中每個延時子模塊包括：
3.如權利要求1所述的測試電路，其特征在于，所述計時模塊包括：
4.如權利要求3所述的測試電路，其特征在于，所述第一計數器為4位二進制計數器，以及所述第二計數器為16位二進制計數器。
5.如權利要求1所述的測試電路，其特征在于，所述測試電路包括三個可控延時模塊，其中第一可控延時模塊的輸出端設置有第一反相器，所述第一反相...
【專利技術屬性】
技術研發人員：楊俊，胡曉莉，
申請(專利權)人：青芯半導體科技上海有限公司，
類型：發明
國別省市：
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