半導(dǎo)體集成電路制造技術(shù)

本發(fā)明專利技術(shù)提供一種半導(dǎo)體集成電路，以抑制由諸如電源噪聲的相對(duì)小的電源波動(dòng)引起的保護(hù)電路中誤操作的出現(xiàn)。保護(hù)電路具有第一電阻器和電容器、反相器和ＭＯＳ晶體管，第一電阻器和電容器串聯(lián)連接在電源線和接地線之間，反相器的輸入連接在第一電阻器和電容器之間，ＭＯＳ晶體管的柵電極接收反相器的輸出并且ＭＯＳ晶體管的漏電極和源電極連接到電源線和接地線。當(dāng)高電壓波動(dòng)出現(xiàn)在電源線中時(shí)，在第一電阻器和電容器之間的連接點(diǎn)處的電平變化根據(jù)時(shí)間常數(shù)而延遲。通過(guò)該延遲，接收反相器輸出的ＭＯＳ晶體管暫時(shí)導(dǎo)通，且高電壓放電到接地線。由于反相器的輸出經(jīng)由第二電阻器下拉至接地線，即使反相器的輸出出現(xiàn)不希望的波動(dòng)，也可以抑制在ＭＯＳ晶體管的柵極輸入中的波動(dòng)。

【技術(shù)實(shí)現(xiàn)步驟摘要】

本專利技術(shù)涉及一種保護(hù)電路，用于抑制由高電壓波動(dòng)引起的內(nèi)部電路的破壞，這種 高電壓波動(dòng)是由于半導(dǎo)體集成電路中輸入端子和電源端子的靜電放電(ESD)引起的。
技術(shù)介紹
日本專利公開(kāi)No. 2004-14929 (圖1，0060段)公開(kāi)了一種抑制ESD的保護(hù)電路， 該電路的配置包括電阻元件和電容元件、CMOS反相器和n溝道型箝位MOS晶體管，該電阻 元件和電容元件串聯(lián)連接在電源線和接地線之間，該CMOS反相器的輸入連接在電阻元件 和電容元件之間，該n溝道型箝位MOS晶體管的柵電極接收CMOS反相器的輸出，并且該n 溝道型箝位MOS晶體管的漏電極和源電極連接到電源線和接地線。在正常狀態(tài)中，將CMOS 反相器的輸出設(shè)定到低電平，并將箝位MOS晶體管設(shè)定在截止?fàn)顟B(tài)。當(dāng)在電源線中出現(xiàn)了 由ESD引起的高電壓波動(dòng)時(shí)，在電阻元件和電容元件之間的連接點(diǎn)處的電平變化根據(jù)時(shí)間 常數(shù)而延遲，相對(duì)于CMOS反相器的工作電源側(cè)上的電平的上升，CMOS反相器的輸入電平的 上升延遲，由此將CMOS反相器的輸出設(shè)定為預(yù)定周期的高電平。只有在該周期中，箝位MOS 晶體管設(shè)定在導(dǎo)通狀態(tài)，并且使得電源線的高電壓漏到接地線。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)的專利技術(shù)人研究了該保護(hù)電路。首先，此處本專利技術(shù)人闡明了 CMOS反相器的 輸出對(duì)電源噪聲作出過(guò)大的反應(yīng)，箝位MOS晶體管的柵極輸入變得不穩(wěn)定，并且在箝位MOS 晶體管中有可能出現(xiàn)漏電。這種漏電引起了功耗的浪費(fèi)。 其次，研究了通過(guò)改進(jìn)箝位電路的操作來(lái)減小面積。箝位MOS晶體管的尺寸越大，保護(hù)電路的箝位操作的速度越快，即，通過(guò)箝位MOS晶體管降低高電壓的速度增加，而相應(yīng)地，面積增大。在一定面積內(nèi)盡可能多地布置保護(hù)電路是有效的。因此，闡明了提高箝位速度而不增加面積，在防止半導(dǎo)體集成電路被高電壓波動(dòng)破壞方面是有效的。 第三，研究了當(dāng)半導(dǎo)體集成電路的電壓減小時(shí)降低箝位電壓的必要性。 本專利技術(shù)的一個(gè)目的在于提供一種半導(dǎo)體集成電路，其中抑制了由諸如電源噪聲的相對(duì)小的電源波動(dòng)所引起的保護(hù)電路的誤操作。 本專利技術(shù)的另一個(gè)目的在于提供一種半導(dǎo)體集成電路，其通過(guò)提高保護(hù)電路的箝位 操作的速度，實(shí)現(xiàn)了保護(hù)電路的面積的減小。 此外，本專利技術(shù)的另一個(gè)目的在于提供一種半導(dǎo)體集成電路，其實(shí)現(xiàn)了保護(hù)電路的較低的箝位電壓。 從說(shuō)明書和附圖的描述，本專利技術(shù)的上述和其他目的及新穎特征將變得顯而易見(jiàn)。 在本申請(qǐng)中公開(kāi)的典型性專利技術(shù)的概要將簡(jiǎn)要描述如下。 根據(jù)本專利技術(shù)的半導(dǎo)體集成電路具有保護(hù)電路，當(dāng)作為第一線的電源線(3)和 作為第二線的接地線(4)之間的電位差變?yōu)轭A(yù)定值或更大時(shí)，該保護(hù)電路工作，即，該保護(hù) 電路抑制在電源線(3)和接地線(4)之間的高電壓波動(dòng)。該保護(hù)電路具有作為電阻元件 的第一電阻器(10)和作為電容元件的電容器(ll)，串聯(lián)連接在電源線和接地線之間；反相 器(12)，其輸入連接在該第一電阻器和該電容器之間；以及M0S晶體管(13)，其柵電極接收 反相器的輸出，其漏電極和源電極連接到電源線和接地線，并且該MOS晶體管的柵電極經(jīng) 由作為第二電阻元件的第二電阻器(14)連接到接地線。 在正常狀態(tài)中，將其柵極接收反相器輸出的M0S晶體管設(shè)定在截止?fàn)顟B(tài)。當(dāng)由ESD 等引起的高電壓波動(dòng)傳送到電源線時(shí)，在反相器的工作電源側(cè)上的電平直接變化，以便跟 隨高電壓的施加，但是在第一電阻器和電容器之間的連接點(diǎn)(N3)處的電平變化根據(jù)時(shí)間 常數(shù)而延遲。通過(guò)該延遲，將接收反相器輸出的MOS晶體管設(shè)定為預(yù)定周期的導(dǎo)通狀態(tài)，并 將在電源線上的高電壓釋放到接地線。此后，將M0S晶體管復(fù)位到如正常狀態(tài)那樣的截止 狀態(tài)。如果在M0S晶體管處于截止?fàn)顟B(tài)時(shí)，由于電源噪聲引起接地線的電平浮動(dòng)或電源線 的電平下降，則相對(duì)于反相器的工作電源的變化，在第一電阻器和電容器之間的連接點(diǎn)處 的電平變化根據(jù)時(shí)間常數(shù)延遲。當(dāng)反相器的輸出因此而波動(dòng)時(shí)，在MOS晶體管中有可能出 現(xiàn)不希望的電流流動(dòng)。由于此時(shí)反相器的輸出經(jīng)由第二電阻器下拉到接地線，所以當(dāng)反相 器的輸出出現(xiàn)不希望的波動(dòng)時(shí)，可以抑制MOS晶體管的柵極輸入中的波動(dòng)。 作為本專利技術(shù)的一個(gè)具體模型，將M0S晶體管的柵電極連接到其中形成M0S晶體 管的襯底區(qū)域。在將電源線上的高電壓釋放到接地線時(shí)，在MOS晶體管中流動(dòng)的電流之一 是響應(yīng)柵極輸入的溝道電流。此外，注意MOS晶體管中的寄生雙極晶體管。當(dāng)在諸如其中 形成MOS晶體管的阱區(qū)域的襯底區(qū)域和源極之間產(chǎn)生正向電壓(VF)或更大的電位差時(shí)，寄 生雙極晶體管導(dǎo)通。通過(guò)這種方式，將MOS晶體管的柵電極連接到其中形成MOS晶體管的 基極區(qū)域。因此，當(dāng)響應(yīng)于柵極輸入，溝道電流開(kāi)始在MOS晶體管中流動(dòng)時(shí)，通過(guò)寄生雙極 晶體管的導(dǎo)通操作，電流也在源極和漏極之間流動(dòng)，并且還可以提高將高電壓施加到接地 線的操作(箝位操作)的速度。 作為本專利技術(shù)的另一個(gè)具體模型，中的半導(dǎo)體集成電路還包括另一個(gè)反相 器(40)，該另一個(gè)反相器(40)的輸入連接在第一電阻器和電容器之間。該另一個(gè)反相器 的輸出連接到其中形成MOS晶體管的襯底區(qū)域，并且該另一個(gè)反相器的輸出經(jīng)由第三電阻 器(41)連接到接地線。當(dāng)直接將MOS晶體管(13)的柵極輸入連接到MOS晶體管中的襯底 區(qū)域時(shí)，在導(dǎo)通MOS晶體管(13)時(shí)的柵極輸入只減小正向電壓(VF)的量，并且MOS晶體管 13的柵極輸入不能充分地?cái)[動(dòng)(swing)。這時(shí)，通過(guò)對(duì)MOS晶體管執(zhí)行柵極輸入以及通過(guò) 彼此不同的反相器(12和40)對(duì)襯底區(qū)域施加偏壓，在導(dǎo)通MOS晶體管時(shí)使用的柵極輸入 就可以充分?jǐn)[動(dòng)。結(jié)果，這能有助于提高箝位操作的速度。 作為本專利技術(shù)的又一個(gè)具體模型，在的半導(dǎo)體集成電路中，布置了閘流管 (50)，該閘流管具有連接在電源線和接地線之間的陽(yáng)極和陰極，并具有連接到M0S晶體管 的柵電極的觸發(fā)電極。MOS晶體管(51)也用于觸發(fā)操作閘流管。釋放高電壓的初始箝位操作通過(guò)M0S晶體管(51)執(zhí)行。主要的箝位操作通過(guò)閘流管(50)執(zhí)行。M0S晶體管的柵電 極連接到閘流管的觸發(fā)電極，并且將諸如MOS晶體管阱區(qū)域的襯底區(qū)域連接到柵電極并施 加偏壓。與施加在陽(yáng)極和陰極間的用于導(dǎo)通閘流管的電壓(導(dǎo)通電壓)相比，要施加到觸 發(fā)電極以由此導(dǎo)通閘流管的電壓比保持電壓(用于維持閘流管的導(dǎo)通狀態(tài)的最小電壓)高 到一定的程度就已經(jīng)足夠了。正常的電源電壓必需低于保持電壓，原因是閘流管必需在箝 位高電壓之后截止。當(dāng)施加了由ESD等產(chǎn)生的高電壓時(shí)，響應(yīng)柵極輸入的溝道電流和由寄 生雙極晶體管產(chǎn)生的溝道電流開(kāi)始在MOS晶體管(51)中流動(dòng)。電流作用在閘流管的觸發(fā) 電極上并導(dǎo)通閘流管，將由ESD等產(chǎn)生的高電壓通過(guò)閘流管從電源線傳遞到接地線。在具 有這種配置的保護(hù)電路中，在正常狀態(tài)下供給到電源線的電源電壓必需低于閘流管的保持 電壓。因此，本專利技術(shù)適用于低電壓電源的半導(dǎo)體集成電路，其中電源電壓要低于閘流管的保 持電壓。利用該技術(shù)，可以提高對(duì)于具有低電壓電源的半導(dǎo)體集成電路的高電壓波動(dòng)的箝 位操作的速度。 根據(jù)本專利技術(shù)另一方面的半導(dǎo)體集成電路，其具有抑制電源線和接地線之間的 高電壓波動(dòng)的保護(hù)電路。該保護(hù)電路具有第一電阻器和電容器，串聯(lián)連接在電源線和接 地線之間；反相器，其輸入連接在該第一電阻器和該電容器之間；以及M0S晶本文檔來(lái)自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種半導(dǎo)體集成電路，其具有用于抑制在電源線和接地線之間的高電壓波動(dòng)的保護(hù)電路，其中所述保護(hù)電路具有第一電阻器、電容器、第一邏輯電路、第一晶體管和第二電阻器，所述第一電阻器和所述電容器串聯(lián)連接在所述電源線和所述接地線之間，所述第一邏輯電路的輸入端子耦合在所述第一電阻器和所述電容器之間，所述第一邏輯電路的輸出端子耦合到所述第一晶體管的控制端子，所述第一晶體管的第一端子耦合到所述電源線，所述第一晶體管的第二端子耦合到所述接地線，以及所述第一晶體管的控制端子經(jīng)由所述第二電阻器耦合到所述接地線。

【技術(shù)特征摘要】
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【專利技術(shù)屬性】
技術(shù)研發(fā)人員：石塚裕康，田中一雄，
申請(qǐng)(專利權(quán))人：株式會(huì)社瑞薩科技，
類型：發(fā)明
國(guó)別省市：JP[日本]