【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)屬于芯片驗(yàn)證，尤其涉及ip復(fù)用的fpga原型驗(yàn)證技術(shù)，特別涉及一種基于fpga的異步pcie接口驗(yàn)證模組及方法。
技術(shù)介紹
1、鑒于芯片設(shè)計(jì)的復(fù)雜度提升，成功設(shè)計(jì)一個芯片所牽扯的步驟與過程也愈加復(fù)雜，所需花費(fèi)的資金與時(shí)間周期也成倍增加，在芯片制造出來之前，很多精力會花費(fèi)在rtl代碼驗(yàn)證工作上，另外軟件的相關(guān)開發(fā)工作，也會在得到芯片前開始，這兩方面都需要借助fpga原型來模擬芯片的行為，幫助硬件開發(fā)和軟件開發(fā)者，共同提升工作效率。
2、fpga原型驗(yàn)證已是當(dāng)前原型驗(yàn)證的主流且成熟的芯片驗(yàn)證方法，它通過將rtl移植到現(xiàn)場可編程門陣列（fpga）來驗(yàn)證asic的功能，并在芯片的基本功能驗(yàn)證通過后就可以開始驅(qū)動的開發(fā)，一直到芯片tape?out并回片后都可以進(jìn)行驅(qū)動和應(yīng)用的開發(fā)。
3、由于軟件通常占設(shè)計(jì)工作量的一半以上，所以socrtl的fpga實(shí)現(xiàn)也可以用作軟件開發(fā)，硬件/軟件協(xié)同驗(yàn)證和軟件驗(yàn)證的基礎(chǔ)，所有這些都在最終硅芯片可用之前完成。所有這些因素都有助于降低設(shè)計(jì)成本并縮短上市時(shí)間，降低重新調(diào)整的風(fēng)險(xiǎn)。例如，已經(jīng)在fpga原型上得到廣泛驗(yàn)證的軟件應(yīng)該更容易與來自晶圓廠的第一塊硅相結(jié)合。fpga原型也可用于設(shè)置任何可能的硅后調(diào)試路徑。
4、pcie是常見的總線接口，其有效數(shù)據(jù)位寬一般是32位，而fpga平臺上pcie物理媒體層接口有效位寬是16位，因此不能直接例化使用。并且一般pcie控制器和物理媒體層之間的信號均是同步信號，如果由于設(shè)計(jì)過大需要在兩片fpga上進(jìn)行布局布線，同步信號無法滿
技術(shù)實(shí)現(xiàn)思路
1、本專利技術(shù)的目的在于提供一種基于fpga的異步pcie接口驗(yàn)證模組及方法，本專利技術(shù)不僅解決了pcie接口控制模塊和fpga平臺pcie物理媒體層之間有效位寬不匹配的問題，還在pcie控制器和物理媒體層之間加入異步邏輯，從而滿足fpga分片的時(shí)序要求，使之能夠布局布線在兩塊fpga上，解決了由于設(shè)計(jì)過大導(dǎo)致的一塊fpga資源不夠的問題，提高了芯片驗(yàn)證效率以及ip復(fù)用率。
2、為解決上述技術(shù)問題，本專利技術(shù)提供了一種基于fpga的異步pcie接口驗(yàn)證模組，包括：
3、發(fā)送通路，在所述發(fā)送通路中，異步fifo控制模塊將pcie接口控制模塊發(fā)送過來的異步數(shù)據(jù)寫到異步fifo模塊中，異步fifo模塊將異步數(shù)據(jù)同步到pcie_phy模塊時(shí)鐘域后，發(fā)送到位寬轉(zhuǎn)換模塊，位寬轉(zhuǎn)換模塊將轉(zhuǎn)換后的數(shù)據(jù)發(fā)送到pcie_phy模塊進(jìn)行串行化，最后將串行化的數(shù)據(jù)傳輸?shù)絧cie_phy模塊的serdes發(fā)送tx差分通路上；
4、接收通路，在所述接收通路中，時(shí)鐘轉(zhuǎn)換模塊驅(qū)動pcie_phy模塊初始化后，pcie_phy模塊將serdes接收rx差分通路上的串行數(shù)據(jù)解串后，發(fā)送給位寬轉(zhuǎn)換模塊，位寬轉(zhuǎn)換模塊將轉(zhuǎn)換后的數(shù)據(jù)在異步fifo控制模塊的控制下寫入異步fifo模塊中，異步fifo模塊將異步數(shù)據(jù)同步到pcie接口控制模塊時(shí)鐘域后，發(fā)送到pcie接口控制模塊；
5、其中，所述異步fifo控制模塊，用于控制異步fifo模塊的讀寫時(shí)序；當(dāng)異步fifo模塊的fifo_full信號為低電平時(shí)，異步fifo控制模塊拉高fifo_write信號，反之拉低；當(dāng)異步fifo模塊的fifo_empty信號為低電平時(shí)，異步fifo控制模塊拉高fifo_read信號，反之拉低；
6、所述位寬轉(zhuǎn)換模塊，用于將pcie接口控制模塊的62.5mhz、32bits有效位的數(shù)據(jù)和pcie_phy模塊的125mhz、16bits有效位的數(shù)據(jù)進(jìn)行相互轉(zhuǎn)換。
7、優(yōu)選的，還包括全局時(shí)鐘管理模塊，作為fpga平臺的內(nèi)部邏輯，用于產(chǎn)生四個異步主時(shí)鐘驅(qū)動pcie接口控制模塊。
8、優(yōu)選的，所述pcie接口控制模塊，用于加載以及解析高速數(shù)據(jù)協(xié)議。
9、優(yōu)選的，所述時(shí)鐘轉(zhuǎn)換模塊，用于將參考時(shí)鐘進(jìn)行分頻、處理，以驅(qū)動pcie_phy模塊。
10、優(yōu)選的，所述時(shí)鐘轉(zhuǎn)換模塊包括：差分輸入緩沖器ibuf_ds和全局時(shí)鐘緩沖器bufg_gt；其中一對頻率為100mhz的差分時(shí)鐘refclk經(jīng)過差分輸入緩沖器ibuf_ds后分別輸出一個sys_clk_gt時(shí)鐘信號以及一個sys_clk時(shí)鐘信號，所述sys_clk_gt時(shí)鐘信號用于驅(qū)動pcie_phy模塊；所述sys_clk時(shí)鐘信號經(jīng)過全局時(shí)鐘緩沖器bufg_gt后輸出一個sys_clk_bufg信號，所述sys_clk_bufg信號用于驅(qū)動pcie_phy模塊。
11、優(yōu)選的，所述位寬轉(zhuǎn)換模塊將pcie接口控制模塊與pcie_phy模塊之間的有效位的數(shù)據(jù)進(jìn)行相互轉(zhuǎn)換的具體過程包括：
12、所述pcie_phy模塊將125mhz的pipe_clk發(fā)送到位寬轉(zhuǎn)換模塊，經(jīng)過二分頻產(chǎn)生一個62.5mhz的時(shí)鐘pipe_clk62.5；
13、在發(fā)送通路上，pcie接口控制模塊的發(fā)送并行數(shù)據(jù)phy_txdata為256bits，每條lane?64bits，低32位數(shù)據(jù)有效；經(jīng)過異步fifo模塊轉(zhuǎn)換后的32bits數(shù)據(jù)和pipe_clk62.5對齊，將32bits的高16位和低16位數(shù)據(jù)分別拆分成兩組數(shù)據(jù)，一個pipe_clk62.5周期內(nèi)，上升沿發(fā)送高16位數(shù)據(jù)，以及下降沿發(fā)送低16位數(shù)據(jù)到pcie_phy模塊；
14、pcie接口控制模塊的發(fā)送數(shù)據(jù)有效信號phy_txdatak為16bits，每條lane?4bits；將4bits的高兩位和低兩位數(shù)據(jù)分別拆分成兩組數(shù)據(jù)，一個pipe_clk62.5周期內(nèi)，上升沿發(fā)送高兩位數(shù)據(jù)，以及下降沿發(fā)送低兩位數(shù)據(jù)到pcie_phy模塊；
15、為了保證數(shù)據(jù)對齊，其余tx控制信號均在pipe_clk62.5時(shí)鐘下打兩拍發(fā)送到pcie_phy模塊；
16、在接收通路上，pcie_phy模塊解串后的并行數(shù)據(jù)phy_rxdata為128bits，每條lane32bits，低16位數(shù)據(jù)有效；兩個pipe_clk62.5周期內(nèi)，發(fā)送兩組16bits數(shù)據(jù)，將該兩組16bits數(shù)據(jù)拼成一組32bits數(shù)據(jù)在gclk時(shí)鐘驅(qū)動下發(fā)送到異步fifo模塊；
17、pcie_phy模塊解串后數(shù)據(jù)有效信號phy_rxdatak為8bits，每條lane?2bits；兩個pipe_clk62.5周期內(nèi)，發(fā)送兩組2bits數(shù)據(jù)，將該兩組2bits數(shù)據(jù)拼成一組4bits數(shù)據(jù)在gclk時(shí)鐘驅(qū)動下發(fā)送到異步fifo模塊。
18、本專利技術(shù)還提供了一種基于fpga的異步pcie接口驗(yàn)證方法，采用如上述所述的一種基于fpga的異步pcie接口驗(yàn)證模組，包括如下步驟：
19、步驟s1：pcie接口控制模塊的發(fā)送時(shí)鐘由全局時(shí)鐘管理模塊提供，pcie接口控制模塊在發(fā)送時(shí)鐘同步下，將數(shù)據(jù)發(fā)送到異步fifo模塊；
20、步驟s2：異步fifo控制模塊控制異步fifo模塊將同步后的數(shù)據(jù)發(fā)送到位寬轉(zhuǎn)換本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
1.一種基于FPGA的異步PCIE接口驗(yàn)證模組，其特征在于，包括：
2.如權(quán)利要求1所述的一種基于FPGA的異步PCIE接口驗(yàn)證模組，其特征在于，還包括全局時(shí)鐘管理模塊，作為FPGA平臺的內(nèi)部邏輯，用于產(chǎn)生四個異步主時(shí)鐘驅(qū)動PCIE接口控制模塊。
3.如權(quán)利要求1所述的一種基于FPGA的異步PCIE接口驗(yàn)證模組，其特征在于，所述PCIE接口控制模塊，用于加載以及解析高速數(shù)據(jù)協(xié)議。
4.如權(quán)利要求1所述的一種基于FPGA的異步PCIE接口驗(yàn)證模組，其特征在于，所述時(shí)鐘轉(zhuǎn)換模塊，用于將參考時(shí)鐘進(jìn)行分頻、處理，以驅(qū)動PCIE_PHY模塊。
5.如權(quán)利要求4所述的一種基于FPGA的異步PCIE接口驗(yàn)證模組，其特征在于，所述時(shí)鐘轉(zhuǎn)換模塊包括：差分輸入緩沖器IBUF_DS和全局時(shí)鐘緩沖器BUFG_GT；其中一對頻率為100Mhz的差分時(shí)鐘Refclk經(jīng)過差分輸入緩沖器IBUF_DS后分別輸出一個Sys_clk_gt時(shí)鐘信號以及一個Sys_clk時(shí)鐘信號，所述Sys_clk_gt時(shí)鐘信號用于驅(qū)動PCIE_PHY模塊；所述Sys_clk時(shí)鐘信號經(jīng)過
6.如權(quán)利要求1所述的一種基于FPGA的異步PCIE接口驗(yàn)證模組，其特征在于，所述位寬轉(zhuǎn)換模塊將PCIE接口控制模塊與PCIE_PHY模塊之間的有效位的數(shù)據(jù)進(jìn)行相互轉(zhuǎn)換的具體過程包括：
7.一種基于FPGA的異步PCIE接口驗(yàn)證方法，采用如權(quán)利要求1~6任一項(xiàng)所述的一種基于FPGA的異步PCIE接口驗(yàn)證模組，其特征在于，包括如下步驟：
...【技術(shù)特征摘要】
1.一種基于fpga的異步pcie接口驗(yàn)證模組，其特征在于，包括：
2.如權(quán)利要求1所述的一種基于fpga的異步pcie接口驗(yàn)證模組，其特征在于，還包括全局時(shí)鐘管理模塊，作為fpga平臺的內(nèi)部邏輯，用于產(chǎn)生四個異步主時(shí)鐘驅(qū)動pcie接口控制模塊。
3.如權(quán)利要求1所述的一種基于fpga的異步pcie接口驗(yàn)證模組，其特征在于，所述pcie接口控制模塊，用于加載以及解析高速數(shù)據(jù)協(xié)議。
4.如權(quán)利要求1所述的一種基于fpga的異步pcie接口驗(yàn)證模組，其特征在于，所述時(shí)鐘轉(zhuǎn)換模塊，用于將參考時(shí)鐘進(jìn)行分頻、處理，以驅(qū)動pcie_phy模塊。
5.如權(quán)利要求4所述的一種基于fpga的異步pcie接口驗(yàn)證模組，其特征在于，所述時(shí)鐘轉(zhuǎn)換模塊包括：差分輸入緩沖器ibuf_ds和全局時(shí)鐘緩沖器bufg_g...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：王嘯卿，魏江杰，
申請(專利權(quán))人：中電科申泰信息科技有限公司，
類型：發(fā)明
國別省市：
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