【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)涉及半導(dǎo)體，特別涉及一種改善power?mosfet?split?gate產(chǎn)品漏電的方法及sgt?power?mosfet。
技術(shù)介紹
1、power?mos在集成電路中通常被用作開關(guān)器件，研發(fā)時(shí)由于poly1?hdp?boe酸過快蝕刻ipo?profile，使得ipo?profile損壞嚴(yán)重，制備得到的產(chǎn)品的產(chǎn)能和競爭力都較低。
2、現(xiàn)有的反應(yīng)步驟為第一多晶硅膜層高密度等離子體沉積+第一多晶硅膜層高密度等離子體沉積平坦化+第一多晶硅膜層氧浸光刻+boe酸浸+gox，導(dǎo)致第一多晶硅膜層高密度等離子體沉積中boe酸過快蝕刻ipo?profile，使得ipo?profile損壞嚴(yán)重，從而影響watigss的表現(xiàn)。
3、有鑒于此，應(yīng)當(dāng)對現(xiàn)有技術(shù)進(jìn)行改進(jìn)，以解決現(xiàn)有技術(shù)中存在的上述技術(shù)問題。
技術(shù)實(shí)現(xiàn)思路
1、為了解決現(xiàn)有的技術(shù)問題，本專利技術(shù)提出了一種改善power?mosfet?split?gate產(chǎn)品漏電的方法及sgt?power?mosfet，在原有的反應(yīng)步驟中增加了boe酸預(yù)浸和線性氧化，這樣對于反應(yīng)步驟的調(diào)整可以有效改善第一多晶硅膜層氧浸光刻過程的光阻黏附性，避免boe酸過快蝕刻ipo?profile，從而改善wat?igss，提升power?mosfet器件的整體性能，使其能夠應(yīng)用到更多產(chǎn)品中。
2、根據(jù)本專利技術(shù)的一個方面，提供一種改善power?mosfet?split?gate產(chǎn)品漏電的方法，其包括以下步驟：
3
4、s2、在所述溝槽內(nèi)進(jìn)行高密度等離子體多晶硅沉積；
5、s3、將步驟s2中得到的產(chǎn)品進(jìn)行平坦化處理；
6、s4、對步驟s3得到的產(chǎn)品進(jìn)行boe酸預(yù)浸；
7、s5、對步驟s4得到的產(chǎn)品沉積線形氧化層；
8、s6、將步驟s5得到的產(chǎn)品進(jìn)行氧化物浸漬光刻；
9、s7、對步驟s6得到的產(chǎn)品進(jìn)行boe酸浸漬；
10、s8、將步驟s7中得到的產(chǎn)品沉積gox氧化層。
11、根據(jù)本專利技術(shù)的一個實(shí)施例，所述多晶硅沉積采用化學(xué)氣相沉積法形成。
12、根據(jù)本專利技術(shù)的一個實(shí)施例，所述平坦化處理采用化學(xué)機(jī)械拋光法進(jìn)行處理。
13、根據(jù)本專利技術(shù)的一個實(shí)施例，所述半導(dǎo)體基底由硅、鍺或碳化硅材料制成。
14、根據(jù)本專利技術(shù)的一個實(shí)施例，所述多晶硅包括摻雜的多晶硅。
15、根據(jù)本專利技術(shù)的一個實(shí)施例，所述沉積完的gox氧化層的厚度是
16、根據(jù)本專利技術(shù)的一個實(shí)施例，所述多晶硅沉積包括在溝槽的底部、側(cè)壁和外延表面進(jìn)行多晶硅沉積。
17、根據(jù)本專利技術(shù)的一個實(shí)施例，所述溝槽的寬度是1～1.1um和深度是0.9～1.1um。
18、根據(jù)本專利技術(shù)的一個實(shí)施例，所述boe酸預(yù)浸的反應(yīng)條件為20:1的boe酸浸入85s～90s，所述沉積線形氧化層的反應(yīng)條件為920～950c度干氧氧化。
19、根據(jù)本專利技術(shù)的另一個方面，提出一種sgt?power?mosfet，其采用以上任意一項(xiàng)所述的改善power?mosfet?split?gate產(chǎn)品漏電的方法制成。
20、由于采用以上技術(shù)方案，本專利技術(shù)與現(xiàn)有技術(shù)相比具有如下優(yōu)點(diǎn)：在平坦化步驟之后新增了boe酸預(yù)浸和線形氧化，通過本申請的反應(yīng)步驟生成的新型產(chǎn)品相比于傳統(tǒng)產(chǎn)品而言，可有效改善第一多晶硅膜層氧浸光刻過程的光阻黏附性，避免boe酸過快蝕刻ipoprofile，從而改善wat?igss，進(jìn)而使產(chǎn)品質(zhì)量得到提升。
本文檔來自技高網(wǎng)...【技術(shù)保護(hù)點(diǎn)】
1.一種改善Power?MOSFET?Split?Gate產(chǎn)品漏電的方法，其特征在于，包括以下步驟：
2.根據(jù)權(quán)利要求1所述的改善Power?MOSFET?Split?Gate產(chǎn)品漏電的方法，其特征在于，所述多晶硅沉積采用化學(xué)氣相沉積法形成。
3.根據(jù)權(quán)利要求1所述的改善Power?MOSFET?Split?Gate產(chǎn)品漏電的方法，其特征在于，所述平坦化處理采用化學(xué)機(jī)械拋光法進(jìn)行處理。
4.根據(jù)權(quán)利要求1所述的改善Power?MOSFET?Split?Gate產(chǎn)品漏電的方法，其特征在于，所述半導(dǎo)體基底由硅、鍺或碳化硅材料制成。
5.根據(jù)權(quán)利要求1所述的改善Power?MOSFET?Split?Gate產(chǎn)品漏電的方法，其特征在于，所述多晶硅包括摻雜的多晶硅。
6.根據(jù)權(quán)利要求1所述的改善Power?MOSFET?Split?Gate產(chǎn)品漏電的方法，其特征在于，所述沉積完的GOX氧化層的厚度是
7.根據(jù)權(quán)利要求1所述的改善Power?MOSFET?Split?Gate產(chǎn)品漏電的方法，其特征在于，所述多晶硅沉積包括
8.根據(jù)權(quán)利要求1所述的改善Power?MOSFET?Split?Gate產(chǎn)品漏電的方法，其特征在于，所述溝槽的寬度是1～1.1um和深度是0.9～1.1um。
9.根據(jù)權(quán)利要求1所述的改善Power?MOSFET?Split?Gate產(chǎn)品漏電的方法，其特征在于，所述BOE酸預(yù)浸的反應(yīng)條件為20:1的BOE酸浸入85s～90s，所述沉積線形氧化層的反應(yīng)條件為920～950℃干氧氧化。
10.一種SGT?Power?MOSFET，其特征在于，采用權(quán)利要求1-9任意一項(xiàng)所述的方法制成。
...【技術(shù)特征摘要】
1.一種改善power?mosfet?split?gate產(chǎn)品漏電的方法，其特征在于，包括以下步驟：
2.根據(jù)權(quán)利要求1所述的改善power?mosfet?split?gate產(chǎn)品漏電的方法，其特征在于，所述多晶硅沉積采用化學(xué)氣相沉積法形成。
3.根據(jù)權(quán)利要求1所述的改善power?mosfet?split?gate產(chǎn)品漏電的方法，其特征在于，所述平坦化處理采用化學(xué)機(jī)械拋光法進(jìn)行處理。
4.根據(jù)權(quán)利要求1所述的改善power?mosfet?split?gate產(chǎn)品漏電的方法，其特征在于，所述半導(dǎo)體基底由硅、鍺或碳化硅材料制成。
5.根據(jù)權(quán)利要求1所述的改善power?mosfet?split?gate產(chǎn)品漏電的方法，其特征在于，所述多晶硅包括摻雜的多晶硅。
6.根據(jù)權(quán)利要求1所述的改善power?mosfet?s...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：鄭遠(yuǎn)程，石新歡，吳棟華，
申請(專利權(quán))人：和艦芯片制造蘇州股份有限公司，
類型：發(fā)明
國別省市：
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