【技術實現步驟摘要】
本專利技術涉及計算機存儲的，尤其涉及基于cxl的ddr4/5內存擴展控制器錯誤檢查糾正方法。
技術介紹
1、cxl（compute?express?link）技術是一種高速、大容量中央處理器（cpu）到設備以及cpu到內存連接的開放標準，專為高性能數據中心計算機而設計。其建立在串行pciexpress（pcie）物理和電氣接口的基礎上，包括基于pcie的塊輸入/輸出協議（cxl.io）以及用于訪問系統內存（cxl.cache）和設備內存（cxl.mem）的新高速緩存一致性協議。串行通信和池功能使cxl內存在實現高存儲容量時能夠克服常見dram?dimm內存的性能和插槽封裝限制。
2、cxl內存擴展控制器芯片是一款cxl?dram內存控制器，屬于cxl協議所定義的第三種設備類型。該芯片支持jedec?ddr4/5標準，同時也符合cxl?1.1/2.0規范，支持pcie?5.0的速率。該芯片可為cpu及基于cxl協議的設備內存提供高帶寬、低延遲的高速互連解決方案，從而實現cpu與各cxl設備內存之間的內存共享，在大幅提升系統性能的同時，顯著降低軟件堆棧復雜性和數據中心總體擁有成本（tco）。
3、現有中，隨著內存速率、顆粒密度和應用數量增加，內存故障率也隨之增加，內存的ras特性顯得尤為重要。ddr5相對于ddr4引入了一個新功能on-die?ecc來增強內存的ras特性。
4、內存控制器memory?controller（mc）之錯誤檢查和糾正都是通過內存增加額外的ecc顆粒（稱之為side-b
技術實現思路
1、本部分的目的在于概述本專利技術的實施例的一些方面以及簡要介紹一些較佳實施例。在本部分以及本申請的說明書摘要和專利技術名稱中可能會做些簡化或省略以避免使本部分、說明書摘要和專利技術名稱的目的模糊，而這種簡化或省略不能用于限制本專利技術的范圍。
2、鑒于上述現有mc錯誤檢查和糾正方法存在的問題，提出了本專利技術。
3、因此，本專利技術解決的技術問題是：當每個burst出現2個或以上的錯誤時，現有mc錯誤檢查和糾正方法無法保證準確糾錯的問題。
4、為解決上述技術問題，本專利技術提供如下技術方案：基于cxl的ddr4/5內存擴展控制器錯誤檢查糾正方法，包括如下步驟：s1：于cpu中配置cxl協議；s2：cpu經過cxl從內存控制器讀寫內存64字節數據；s3：根據每n個burst的前后半段分別產生n組8bit?side-bandecc，依據錯誤結果進行檢查糾正。
5、作為本專利技術所述的基于cxl的ddr4/5內存擴展控制器錯誤檢查糾正方法的一種優選方案，其中：依據錯誤結果進行檢查糾正時，當每個burst出現2個或以上的錯誤時，則完成準確糾錯。
6、作為本專利技術所述的基于cxl的ddr4/5內存擴展控制器錯誤檢查糾正方法的一種優選方案，其中：ddr4/5?dram的顆粒寬度包括4bits，8bits，16bits。
7、本專利技術的有益效果：本專利技術提供基于cxl的ddr4/5內存擴展控制器錯誤檢查糾正方法，相較于現有技術若是產生2個錯誤則即使已使用了ecc也無法更正的情況，本專利技術則有機會可以更正，解決了當每個burst出現2個或以上的錯誤時，現有mc錯誤檢查和糾正方法無法保證準確糾錯的問題。
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1.基于CXL的DDR4/5內存擴展控制器錯誤檢查糾正方法，其特征在于，包括如下步驟：
2.根據權利要求1所述的基于CXL的DDR4/5內存擴展控制器錯誤檢查糾正方法，其特征在于：依據錯誤結果進行檢查糾正時，當每個burst出現2個或以上的錯誤時，則完成準確糾錯。
3.根據權利要求2所述的基于CXL的DDR4/5內存擴展控制器錯誤檢查糾正方法，其特征在于：DDR4/5?DRAM的顆粒寬度包括4bits，8bits，16bits。
【技術特征摘要】
1.基于cxl的ddr4/5內存擴展控制器錯誤檢查糾正方法，其特征在于，包括如下步驟：
2.根據權利要求1所述的基于cxl的ddr4/5內存擴展控制器錯誤檢查糾正方法，其特征在于：依據錯誤結果進行檢查糾正時，當每個b...
【專利技術屬性】
技術研發人員：唐先芝，丁天洋，
申請(專利權)人：鵬鈦存儲技術南京有限公司，
類型：發明
國別省市：
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