整合CMOS組件及BJT組件的半導體裝置的制造方法制造方法及圖紙

本發明專利技術提供一種整合ＣＭＯＳ組件及ＢＪＴ組件的半導體裝置的制造方法，其包括提供一半導體襯底具有一第一區域和一第二區域，其中第一區域包括一ＣＭＯＳ組件，且第二區域包括一ＢＪＴ組件。順應性地沉積一介電層于所述半導體襯底上。移除部份的所述介電層，以形成一間隙壁于所述ＣＭＯＳ組件的一柵極結構的側壁上，并留下殘留薄的所述介電層于所述ＢＪＴ組件上。完全移除所述殘留薄的所述介電層，并完成所述整合ＣＭＯＳ組件及ＢＪＴ組件的半導體裝置。

【技術實現步驟摘要】

本專利技術是有關于一種半導體組件裝置的制造方法，特別是有關于整合 CMOS組件及BJT組件的半導體裝置的制造方法。
技術介紹
傳統集成電路的制造方法包括整合互補型金屬氧化物半導體(CMOS)組 件及雙極接面晶體管(BJT)組件的工藝步驟。更明確地說，必須兼顧單一芯片 中CMOS組件及BJT組件的工藝特性，而不彼此互影響干擾。例如，在制作 CMOS組件的柵極間隙壁的刻蝕步驟中，往往因刻蝕功率及過刻蝕等工藝因 素影響而造成BJT組件的表面損傷，導致漏電流增加。圖1是顯示傳統整合CMOS組件及BJT組件的刻蝕柵極間隙壁步驟的剖 面示意圖。請參閱圖l，半導體襯底1分成兩區域I和II，于區域I中制作包 括CMOS組件10，而于區域II中制作包括BJT組件20。 CMOS組件10包括 柵極介電層B、多晶硅柵極14和硅化鎢柵極15于半導體襯底1上。源極/漏 極摻雜區11和12形成于半導體襯底1，上述源極/漏極摻雜區11和12和BJT 組件20的P-型阱摻雜區22、 N-型摻雜區24和P-型濃摻雜區26于相同的離 子注入及擴散工藝中完成。于CMOS組件10的柵極結構兩側壁上形成間隙壁16，例如以反應性離 子刻蝕步驟E刻蝕氧化層，留下間隙壁16于柵極結構的側壁上。然而，反應性離子刻蝕步驟是以高功率的反應性的離子轟擊，并且為了避免氧化硅殘留 常刻意控制過刻蝕(over-etching)，然如此卻造成BJT組件20的表面損傷30或缺陷，導致漏電流增加。
技術實現思路
上述先前技術的缺點及達成兼顧單一芯片中CMOS 組件及BJT組件的工藝特性。本專利技術實施例提供一整合CMOS組件及BJT組 件的制造方法，以避免BJT組件的漏電流并提升工藝成品率。本專利技術的一實施例提供一種整合CMOS組件及BJT組件的半導體裝置的 制造方法，包括提供一半導體襯底具有一第一區域和一第二區域，其第一 區域包括一CMOS組件，且其第二區域包括一BJT組件；順應性地沉積一介 電層于所述半導體襯底上；移除部份的所述介電層，以形成一間隙壁于所述 CMOS組件的一柵極結構的側壁上，并留下殘留薄的所述介電層于所述B汀 組件上；以及完全移除所述殘留薄的所述介電層，并完成所述整合CMOS組 件及BJT組件的半導體裝置。附圖說明圖1是顯示傳統整合CMOS組件及BJT組件的刻蝕柵極間隙壁步驟的剖 面示意圖2A、 2B是顯示根據專利技術的一實施例的整合CMOS組件及B汀組件于 各工藝步驟中的剖面示意圖3A、 3B、 3C、 3D分別顯示根據本專利技術實施例的BJT組件的電壓-電流 工作曲線關系圖。附圖標號1 半導體襯底；10 CMOS組件；11和12 源極/漏極摻雜區；13 柵極介電層；14 多晶硅柵極；15 硅化鎢柵極；16H司隙壁；20 BJT組件；22 P-型阱摻雜區；24 N-型摻雜區；26 P-型濃摻雜區；30 表面損傷；I、 n 區域；E 反應性離子刻蝕步驟；101 半導體襯底；100 CMOS組件；110和120~源極/漏極摻雜區；130 柵極介電層；140 多晶硅柵極；150 金屬硅化物(硅化鎢WSi)柵極；160 間隙壁；165 薄介電層(氧化層)；200~ BJT組件；220 P-型阱摻雜區；240 N-型摻雜區；260 P-型濃摻雜區；I、 n 區域；E' 低功率的反應性離子刻蝕。 具體實施例方式為4吏本專利技術的上述目的、特征和優點能更明顯易懂，下文特舉較佳實施 例，并配合所附附圖，作詳細說明如下以下以各實施例詳細說明并伴隨著附圖說明的范例，做為本專利技術的參考依據。在附圖或說明書描述中，相似或相同的部分皆使用相同的圖號。且在 附圖中，實施例的形狀或是厚度可擴大，并以簡化或是方便標示。再者，附 圖中各組件的部分將以分別描述說明，值得注意的是，圖中未繪示或描述的 組件，為所屬
技術人員所知曉的形式，另外，特定的實施例僅為揭 示本專利技術使用的特定方式，其并非用以限定本專利技術。圖2A、 2B是顯示根據專利技術的一實施例的整合CMOS組件及BJT組件于 各工藝步驟中的剖面示意圖。請參閱圖2A，提供一半導體襯底101，其包括單晶硅襯底、藍寶石上有 硅(silicon畫on-sapphire)豐寸底或絕緣層上有硅(silicon-on-insulator)豐t底。半導體襯底ioi可分成兩區域i和n，于區域i中制作包括cmos組件ioo，而于區域II中制作包括BJT組件200。 CMOS組件100包括柵極介電層130、多晶硅柵 極140和金屬硅化物(例如硅化鎢WSi)柵極150于半導體襯底101上。源極/ 漏極摻雜區110和120形成于半導體襯底101,上述源極/漏極摻雜區110和 120和BJT組件200的P-型阱摻雜區220、 N-型摻雜區240和P-型濃摻雜區 260于相同的離子注入及擴散工藝中完成。接著，全面性地形成一介電層(例如氧化層)于半導體襯底101上，覆蓋 CMOS組件100和BJT組件200。以低功率的反應性離子刻蝕E'(例如相較于 傳統刻蝕功率的70%)，或者控制刻蝕率，使得于CMOS組件100的柵極結構 兩側壁上形成間隙壁160，并且留下一層極薄介電層(氧化層)165。接著，請參閱圖2B，以濕法刻蝕或等離子灰化法(plasmaashing)完全移除 殘留薄的所述介電層(氧化層)165。由于濕法刻蝕或等離子灰化法為較不具侵 入性的刻蝕步驟，因此BJT組件200的表面不致受到反應性離子刻蝕的影響， 避免漏電流的發生。應注意的是，上述實施例的第一區域I的CMOS組件100為一邏輯運算 組件，及所述第二區域II的BJT組件200為一高壓電源供應組件。圖3A、 3B、 3C、 3D分別顯示根據本專利技術實施例的BJT組件的電壓-電流工作曲線關系圖。由圖3A、 3B、 3C、 3D得知，降低形成柵極間隙壁的反應 性離子刻蝕步驟的偏壓(功率)或降低過刻蝕時間，可避免BJT組件20的表面 損傷30，明顯改善基極電流(IB)初始漏電流問題。再者，比較圖3A、 3B、 3C、 3D的結果，在圖3D中，降低30%的刻蝕步驟的偏壓(功率)或無過刻蝕對基 極電流(lB)初始漏電流問題的改善效果最佳。本專利技術雖以較佳實施例揭露如上，然其并非用以限定本專利技術的范圍，任 何所屬
技術人員，在不脫離本專利技術的精神和范圍內，當可做些許的 更動與潤飾，因此本專利技術的保護范圍當視后附的權利要求所界定范圍為準。權利要求1.一種整合CMOS組件及BJT組件的半導體裝置的制造方法，其特征在于，所述整合CMOS組件及BJT組件的半導體裝置的制造方法包括提供一半導體襯底具有一第一區域和一第二區域，其第一區域包括一CMOS組件，且其第二區域包括一BJT組件；順應性地沉積一介電層于所述半導體襯底上；移除部份的所述介電層，以形成一間隙壁于所述CMOS組件的一柵極結構的側壁上，并留下殘留薄的所述介電層于所述BJT組件上；以及完全移除所述殘留薄的所述介電層，并完成所述整合CMOS組件及BJT組件的半導體裝置。2. 如權利要求1所述的整合CMOS組件及BJT組件的半導體裝置的制造 方法，其特征在于，所述柵極結構包括一金屬硅化物柵極。3. 如權利要求1所述的整合CMOS組件及BJT組件的半導體裝置的制造 方法，其特征本文檔來自技高網...

【技術保護點】
一種整合ＣＭＯＳ組件及ＢＪＴ組件的半導體裝置的制造方法，其特征在于，所述整合ＣＭＯＳ組件及ＢＪＴ組件的半導體裝置的制造方法包括：　提供一半導體襯底具有一第一區域和一第二區域，其第一區域包括一ＣＭＯＳ組件，且其第二區域包括一ＢＪＴ組件； 　順應性地沉積一介電層于所述半導體襯底上；　移除部份的所述介電層，以形成一間隙壁于所述ＣＭＯＳ組件的一柵極結構的側壁上，并留下殘留薄的所述介電層于所述ＢＪＴ組件上；以及　完全移除所述殘留薄的所述介電層，并完成所述整合ＣＭＯ Ｓ組件及ＢＪＴ組件的半導體裝置。

【技術特征摘要】

【專利技術屬性】
技術研發人員：宋建憲，周永隆，陳俞勛，蔡政哲，
申請(專利權)人：世界先進積體電路股份有限公司，
類型：發明
國別省市：71[]